JPS6237420B2 - - Google Patents
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- Publication number
- JPS6237420B2 JPS6237420B2 JP58102266A JP10226683A JPS6237420B2 JP S6237420 B2 JPS6237420 B2 JP S6237420B2 JP 58102266 A JP58102266 A JP 58102266A JP 10226683 A JP10226683 A JP 10226683A JP S6237420 B2 JPS6237420 B2 JP S6237420B2
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- JP
- Japan
- Prior art keywords
- section
- key
- ksar
- read
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は主記憶部の記憶保護のためキー記憶部
を具えた処理装置において、主記憶部へのアクセ
スの高速化とキー記憶部の信頼性の向上を図つた
キー記憶部制御装置に関するものである。
を具えた処理装置において、主記憶部へのアクセ
スの高速化とキー記憶部の信頼性の向上を図つた
キー記憶部制御装置に関するものである。
(2) 従来技術と問題点
従来、主記憶部（MS）に対し、とくに仮想記
憶制御を行なつている計算機では、記憶保護と主
記憶への参照の履歴を残すためキー記憶部
（KS）が用いられている。KSは主記憶部（MS）
を参照するプログラムのPSW（プログラム状態
語）内のキーと比較されるKEY部と、仮想記憶
部から主記憶部にページインされた内容にリード
やライトがなされたか否かの状態を記憶するRC
部をもつている。
憶制御を行なつている計算機では、記憶保護と主
記憶への参照の履歴を残すためキー記憶部
（KS）が用いられている。KSは主記憶部（MS）
を参照するプログラムのPSW（プログラム状態
語）内のキーと比較されるKEY部と、仮想記憶
部から主記憶部にページインされた内容にリード
やライトがなされたか否かの状態を記憶するRC
部をもつている。
第１図はKSの構成を示し、論理フイールドに
よりKEY、Ｆ、Ｒ、Ｃに４区分し、さらに機能
的に前２者と後２者でKEY部とRC部に分けられ
る。各区分の機能は下記のとおりである。
よりKEY、Ｆ、Ｒ、Ｃに４区分し、さらに機能
的に前２者と後２者でKEY部とRC部に分けられ
る。各区分の機能は下記のとおりである。
KEY；記憶保護用MSアクセス制御キー
Ｆ；記憶保護用MSフエツチ制御ビツト
Ｒ；MS参照記憶ビツト
Ｃ；MS変更記憶ビツト
すなわち、KEYとＦより成るKEY部により、
プログラムのキーと比較しアクセスの正当性を確
認し、ＲとＣより成るRC部に一度でもリードや
ライトのアクセスがあつた場合には、Ｒを“１”
とし、変更のライトがあればＣを“１”とする。
プログラムのキーと比較しアクセスの正当性を確
認し、ＲとＣより成るRC部に一度でもリードや
ライトのアクセスがあつた場合には、Ｒを“１”
とし、変更のライトがあればＣを“１”とする。
これによりプログラムの使用状態が判る。
このKSに対するアクセス動作には、
“KSリード”（KSキー命令等のリードの場
合） “KSライト”（KSキー命令等のライトの場
合） “KSアツプデート”（MSアクセスのためリ
ード、ライトの場合）の３種がある。の
“KSアツプデイト”で実際にライトされるのは
RC部だけであるが、必ずその前に記憶保護の
ためにKEY部のリードが行なわれる。これに
対しての“KSリード”の“KSライト”は
KEY部とRC部の両方が対象となる。
合） “KSライト”（KSキー命令等のライトの場
合） “KSアツプデート”（MSアクセスのためリ
ード、ライトの場合）の３種がある。の
“KSアツプデイト”で実際にライトされるのは
RC部だけであるが、必ずその前に記憶保護の
ためにKEY部のリードが行なわれる。これに
対しての“KSリード”の“KSライト”は
KEY部とRC部の両方が対象となる。
“KSアツプデイト”のMSアクセス動作におい
て、とくにバツフア記憶部（BS）を設けた計算
機では、MSデータへのアクセスは通常１サイク
ルの高速処理が行なわれているので、KSのアツ
プデイト動作を高速化しなければBSを用いた効
果がない。一方、KSのアツプデイト動作では、
KEY部はリード、RC部はライトであるから通常
２サイクル要することになり、従来の用法では折
角のBSの高速アクセスの効果が失なわれてしま
うことになる。
て、とくにバツフア記憶部（BS）を設けた計算
機では、MSデータへのアクセスは通常１サイク
ルの高速処理が行なわれているので、KSのアツ
プデイト動作を高速化しなければBSを用いた効
果がない。一方、KSのアツプデイト動作では、
KEY部はリード、RC部はライトであるから通常
２サイクル要することになり、従来の用法では折
角のBSの高速アクセスの効果が失なわれてしま
うことになる。
そこで、KSに対するアクセス動作の内容に応
じ、KSの機能を損なわないでBSの高速アクセス
に適合させることが望ましい。
じ、KSの機能を損なわないでBSの高速アクセス
に適合させることが望ましい。
またの“KSライト”ではKSの内容がすべて
書きかえられてしまうので誤まつたアドレスにラ
イトしないよう十分注意しなくてはならない。
書きかえられてしまうので誤まつたアドレスにラ
イトしないよう十分注意しなくてはならない。
(3) 発明の目的
本発明の目的は主記憶部の記憶保護のための
KSに対し必要な機能を損なうことなく高速アク
セスできるようにした信頼性の高いキー記憶部制
御装置を提供することである。
KSに対し必要な機能を損なうことなく高速アク
セスできるようにした信頼性の高いキー記憶部制
御装置を提供することである。
(4) 発明の構成
前記目的を達成するため、本発明のキー記憶部
制御装置は主記憶部の記憶保護のためのキー部と
仮想記憶制御のための主記憶参照用の履歴記憶ビ
ツト部とより成るキー記憶部を具えた計算機にお
いて、キー記憶部の内容を前記キー部と履歴記憶
ビツト部とに分割し、それぞれの部分に対応する
アドレスレジスタを設けて各部分を別々にリー
ド、ライトできるように構成し、キー記憶部に対
するアクセス動作の種類に応じ前記各部分のうち
必要な部品に対してのみリード、ライトするよう
にしたことを特徴とするものである。
制御装置は主記憶部の記憶保護のためのキー部と
仮想記憶制御のための主記憶参照用の履歴記憶ビ
ツト部とより成るキー記憶部を具えた計算機にお
いて、キー記憶部の内容を前記キー部と履歴記憶
ビツト部とに分割し、それぞれの部分に対応する
アドレスレジスタを設けて各部分を別々にリー
ド、ライトできるように構成し、キー記憶部に対
するアクセス動作の種類に応じ前記各部分のうち
必要な部品に対してのみリード、ライトするよう
にしたことを特徴とするものである。
(5) 発明の実施例
本発明の原理は、KS全体を従来のように１個
のアドレスレジスタを用い一括２サイクルの制御
を行なうのではなく、KSを前述のようにKEY部
とRC部に分け、それぞれにアドレスレジスタを
設けて別々の制御を行ない、リード、ライト、ア
ツプデイト等のアクセスの種類に応じ、前記
KEY部、RC部のアドレス設定後のリード、ライ
トのタイミングを可変設定して一連のパイプライ
ン制御を行なうことにより、BSの速度に適合さ
せつつ高い信頼性を保てるようにしたものであ
る。
のアドレスレジスタを用い一括２サイクルの制御
を行なうのではなく、KSを前述のようにKEY部
とRC部に分け、それぞれにアドレスレジスタを
設けて別々の制御を行ない、リード、ライト、ア
ツプデイト等のアクセスの種類に応じ、前記
KEY部、RC部のアドレス設定後のリード、ライ
トのタイミングを可変設定して一連のパイプライ
ン制御を行なうことにより、BSの速度に適合さ
せつつ高い信頼性を保てるようにしたものであ
る。
第２図ａ〜ｃは上記原理に従う本発明の実施例
の動作説明図である。
の動作説明図である。
本発明では第１図に示したように、KS全体を
KEY部とRC部の２つの部分に分割し、それぞれ
のためのKSアドレスレジスタKSARK、KSARR
を設け、別々に制御を行なう。
KEY部とRC部の２つの部分に分割し、それぞれ
のためのKSアドレスレジスタKSARK、KSARR
を設け、別々に制御を行なう。
このKSアドレスレジスタを用いてアクセスの
種類に応じて次のような動作が行なわれる。
種類に応じて次のような動作が行なわれる。
同図ａの“KSリード”の場合は、アドレスレ
ジスタKSARK、KSARRへのセツトを同時に行な
い、両アドレスレジスタセツトの次のサイクルで
KSのKEY部、RC部両部の読出しを行ないKSr
（リード）データを出力する。
ジスタKSARK、KSARRへのセツトを同時に行な
い、両アドレスレジスタセツトの次のサイクルで
KSのKEY部、RC部両部の読出しを行ないKSr
（リード）データを出力する。
同図ｂの“KSライト”の場合は、アドレスレ
ジスタKSARK、KSARRへのセツトを同時に行な
い、セツトの次のサイクルに両アドレスレジスタ
KSARK、KSARRのチエツクを行ない、エラーが
なかつた場合にのみ、さらに次のサイクルで
KEY部、RC部両部分の書込みを行なう。このよ
うにKEY部、RC部のリード／ライトを順次サイ
クルをずらしてパイプライン制御を行なうことに
より、誤つたアドレスの内容の破壊を防ぎ、シス
テムの誤動作を防止している。
ジスタKSARK、KSARRへのセツトを同時に行な
い、セツトの次のサイクルに両アドレスレジスタ
KSARK、KSARRのチエツクを行ない、エラーが
なかつた場合にのみ、さらに次のサイクルで
KEY部、RC部両部分の書込みを行なう。このよ
うにKEY部、RC部のリード／ライトを順次サイ
クルをずらしてパイプライン制御を行なうことに
より、誤つたアドレスの内容の破壊を防ぎ、シス
テムの誤動作を防止している。
同図ｃの“KSアツプデート”、すなわちMSリ
ード／ライトの場合は、MSアクセスと同一サイ
クルでKSリードによるKEY部の記憶保護チエツ
クを行ない、次のサイクルでKSライトを行な
う。KSARKセツトの次のサイクルにKEY部の読
取しおよびPSWキーとの比較による記憶保護チ
エツクを行ない、KSARRセツトの次のサイクル
にRC部への書込みを行なうように、KEY部、
RC部のリード／ライトを順次ずらしてパイプラ
イン制御を行なう。
ード／ライトの場合は、MSアクセスと同一サイ
クルでKSリードによるKEY部の記憶保護チエツ
クを行ない、次のサイクルでKSライトを行な
う。KSARKセツトの次のサイクルにKEY部の読
取しおよびPSWキーとの比較による記憶保護チ
エツクを行ない、KSARRセツトの次のサイクル
にRC部への書込みを行なうように、KEY部、
RC部のリード／ライトを順次ずらしてパイプラ
イン制御を行なう。
従来はKSを一括制御するのに対し、KEY部と
RC部に２分割してサイクル毎処理してずらして
パイプライン制御することにより、BSにマツチ
した高速アクセスが可能となる。この場合サイク
ル毎に処理するから若干の許容が必要となる。
RC部に２分割してサイクル毎処理してずらして
パイプライン制御することにより、BSにマツチ
した高速アクセスが可能となる。この場合サイク
ル毎に処理するから若干の許容が必要となる。
たとえば、同図ｃの“MSアクセス”時に、
KSARRセツトの次のサイクルで直ちにRC部の
書込を行なうが、この場合はRC部のＲビツト、
Ｃビツトそれぞれ“１”の書込みだけを行なうの
で、万一KSARRにエラーがあつて誤つたアドレ
スに書込みが行なわれても、常にＲビツト、Ｃビ
ツトはMSデータに参照、変更が行なわれたよう
に変化するだけであるから、データ化けの必配は
ない。従つて、この点を許容して高速化を重視す
るものである。
KSARRセツトの次のサイクルで直ちにRC部の
書込を行なうが、この場合はRC部のＲビツト、
Ｃビツトそれぞれ“１”の書込みだけを行なうの
で、万一KSARRにエラーがあつて誤つたアドレ
スに書込みが行なわれても、常にＲビツト、Ｃビ
ツトはMSデータに参照、変更が行なわれたよう
に変化するだけであるから、データ化けの必配は
ない。従つて、この点を許容して高速化を重視す
るものである。
第３図は本発明の実施例の構成を示す説明図で
ある。
ある。
同図において、KS１は第１図に示したよう
に、KEY部１１とRC部１２に分割され、それぞ
れKSARK２とKSARR３によりアクセスされる。
そしてKSキー命令等のライトデータKSw（ライ
ト）データがKEY部１１とRC部１２のＲ、Ｃに
入力され、MSアクセスの場合はRC部１２のＲ、
Ｃに対しそれぞれマルチプレクサ１３，１４で
KSw（ライト）データと切替え、MSr／ｗ（リ
ード／ライト）、MSw（ライト）が入力される。
に、KEY部１１とRC部１２に分割され、それぞ
れKSARK２とKSARR３によりアクセスされる。
そしてKSキー命令等のライトデータKSw（ライ
ト）データがKEY部１１とRC部１２のＲ、Ｃに
入力され、MSアクセスの場合はRC部１２のＲ、
Ｃに対しそれぞれマルチプレクサ１３，１４で
KSw（ライト）データと切替え、MSr／ｗ（リ
ード／ライト）、MSw（ライト）が入力される。
まず“KSリード”の場合は、KS１のKEY部１
１とRC部１２の内容をKSARK２とKSARR３に
よりアクセスし、第２図ａに示す手順KEY部
とRC部からKSr（リード）データが得られ
る。
１とRC部１２の内容をKSARK２とKSARR３に
よりアクセスし、第２図ａに示す手順KEY部
とRC部からKSr（リード）データが得られ
る。
“KSライト”の場合は、KS１のKEY１１と
RC部１２にそれぞれKSARK２とKSARR３によ
りアクセスするとともに、このKSARK２と
KSARR３の内容をチエツカ５，６でエラーをチ
エツクし、チエツク後の反転信号をそれぞれ
AND回路８，１０の各一方の入力とし、他方の
入力はKSWOP（ライトオペレーシヨン）信号を
フリツプフロツプ７に入力してKSwより１サイ
クル遅れた（KSw＋１）とする。
RC部１２にそれぞれKSARK２とKSARR３によ
りアクセスするとともに、このKSARK２と
KSARR３の内容をチエツカ５，６でエラーをチ
エツクし、チエツク後の反転信号をそれぞれ
AND回路８，１０の各一方の入力とし、他方の
入力はKSWOP（ライトオペレーシヨン）信号を
フリツプフロツプ７に入力してKSwより１サイ
クル遅れた（KSw＋１）とする。
そして、AND回路８の出力はフリツプフロツ
プ９を介してKEY部に対するライトイネーブル
信号KEKを出力し、AND回路１０の出力はOR回
路１４を通しフリツプフロツプ１５を介してRC
部に対するライトイネーブル信号WERを出力す
る。これらのWEKとWERにより第２図ｂに示す
KEY部、RC部が得られる。
プ９を介してKEY部に対するライトイネーブル
信号KEKを出力し、AND回路１０の出力はOR回
路１４を通しフリツプフロツプ１５を介してRC
部に対するライトイネーブル信号WERを出力す
る。これらのWEKとWERにより第２図ｂに示す
KEY部、RC部が得られる。
“MSアクセス”の場合は、最初のサイクルで
KS１のKEY部１１をKSARK２でアクセスし、
KEY部１１から読出されたKEYと、MSのプログ
ラム状態ワードキー（PSWKEY）４とを比較器
１１で一致を比較し、その出力信号をNOT回路
１２を介し反転信号を出力し、MSOP（オペレー
シヨン）信号とともにAND回路１３に入力し、
その出力をOR回路１４を介してフリツプフロツ
プ１５を通してライトイネーブル（WER）信号
を出力する。
KS１のKEY部１１をKSARK２でアクセスし、
KEY部１１から読出されたKEYと、MSのプログ
ラム状態ワードキー（PSWKEY）４とを比較器
１１で一致を比較し、その出力信号をNOT回路
１２を介し反転信号を出力し、MSOP（オペレー
シヨン）信号とともにAND回路１３に入力し、
その出力をOR回路１４を介してフリツプフロツ
プ１５を通してライトイネーブル（WER）信号
を出力する。
もし不一致であれば記憶保護例外として、RC
部１２へのアクセスは行なわない。一致であれ
ば、WER信号を出力し、次のサイクルでKSARR
３によりRC部１２をアクセスし、RC部１２の
Ｒ、Ｃを書替える。
部１２へのアクセスは行なわない。一致であれ
ば、WER信号を出力し、次のサイクルでKSARR
３によりRC部１２をアクセスし、RC部１２の
Ｒ、Ｃを書替える。
この場合、KSARR３をセツトした次のサイク
ルで誤りチエツクの結果を待たずに、RC部１２
のＲ、Ｃの書込みを行ない第２図ｃのRC部が
得られる。これのみで“MSアクセス”の高速ア
クセスが可能となる。また、KSARK、KSARRの
誤りチエツクは別途行なわれており、もし誤りを
検出した場合は命令のリトライを行なえばよく、
万一他のアドレスのRC部を書き変えていたとし
てもＲビツト、Ｃビツト共“１”の方向に変化し
ているだけであるから、多少効率は悪くなるかも
しれないが誤動作することはない。
ルで誤りチエツクの結果を待たずに、RC部１２
のＲ、Ｃの書込みを行ない第２図ｃのRC部が
得られる。これのみで“MSアクセス”の高速ア
クセスが可能となる。また、KSARK、KSARRの
誤りチエツクは別途行なわれており、もし誤りを
検出した場合は命令のリトライを行なえばよく、
万一他のアドレスのRC部を書き変えていたとし
てもＲビツト、Ｃビツト共“１”の方向に変化し
ているだけであるから、多少効率は悪くなるかも
しれないが誤動作することはない。
何れにしても、この“MSアクセス”では、最
初のサイクルでKEY部をリードして記憶保護チ
エツクを行ない、次のサイクルでRC部のライト
を行なうが、許容される手順を省くとともに各サ
イクル毎に処理してゆくパイプライン制御方式を
採ることにより、BSにマツチした高速アクセス
が可能となる。
初のサイクルでKEY部をリードして記憶保護チ
エツクを行ない、次のサイクルでRC部のライト
を行なうが、許容される手順を省くとともに各サ
イクル毎に処理してゆくパイプライン制御方式を
採ることにより、BSにマツチした高速アクセス
が可能となる。
(6) 発明の効果
以上説明したように、本発明によれば、KSの
内容を論理フイールド単位に複数に分割し、それ
ぞれの部分に対応するアドレスレジスタを設けて
別々に動作させ、KSに対するアクセス動作の
“KSリード”、“KSライト”、“MSアクセス”に応
じ前記部分のフイールドのリード、ライトのタイ
ミングを可変設定し、一連のパイプライン制御を
行なうものである。これにより、BSの速度にマ
ツチした高速アクセスが可能で、かつ信頼性の高
いKS制御方式が得られる。
内容を論理フイールド単位に複数に分割し、それ
ぞれの部分に対応するアドレスレジスタを設けて
別々に動作させ、KSに対するアクセス動作の
“KSリード”、“KSライト”、“MSアクセス”に応
じ前記部分のフイールドのリード、ライトのタイ
ミングを可変設定し、一連のパイプライン制御を
行なうものである。これにより、BSの速度にマ
ツチした高速アクセスが可能で、かつ信頼性の高
いKS制御方式が得られる。
第１図は本発明で用いるKSの構成説明図、第
２図ａ〜ｃは本発明の原理を説明する実施例の動
作説明図、第３図は本発明の実施例の構成説明図
であり、図中１はキー記憶部（KS）、１１は
KEY部、１２はRC部、２，３はKSアドレスレジ
スタ、４はプログラム状態語キー部、５，６はチ
エツカ、７，９，１５はフリツプフロツプ、８，
１０はAND回路、１１は比較回路、１２はNOT
回路、１４はOR回路を示す。
２図ａ〜ｃは本発明の原理を説明する実施例の動
作説明図、第３図は本発明の実施例の構成説明図
であり、図中１はキー記憶部（KS）、１１は
KEY部、１２はRC部、２，３はKSアドレスレジ
スタ、４はプログラム状態語キー部、５，６はチ
エツカ、７，９，１５はフリツプフロツプ、８，
１０はAND回路、１１は比較回路、１２はNOT
回路、１４はOR回路を示す。
Claims (1)
- １ 主記憶部の記憶保護のためのキー部と仮想記
憶制御のための主記憶参照用の履歴記憶ビツト部
とより成るキー記憶部を具えた計算機において、
キー記憶部の内容を前記キー部と履歴記憶ビツト
部とに分割し、それぞれの部分に対応するアドレ
スレジスタを設けて各部分を別々にリード、ライ
トできるように構成し、キー記憶部に対するアク
セス動作の種類に応じ前記各部分のうち必要な部
分に対してのみリード、ライトするようにしたこ
とを特徴とするキー記憶部制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58102266A JPS59227099A (ja) | 1983-06-08 | 1983-06-08 | キ−記憶部制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58102266A JPS59227099A (ja) | 1983-06-08 | 1983-06-08 | キ−記憶部制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59227099A JPS59227099A (ja) | 1984-12-20 |
| JPS6237420B2 true JPS6237420B2 (ja) | 1987-08-12 |
Family
ID=14322786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58102266A Granted JPS59227099A (ja) | 1983-06-08 | 1983-06-08 | キ−記憶部制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59227099A (ja) |
-
1983
- 1983-06-08 JP JP58102266A patent/JPS59227099A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59227099A (ja) | 1984-12-20 |
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