JPH03107213A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH03107213A JPH03107213A JP1245528A JP24552889A JPH03107213A JP H03107213 A JPH03107213 A JP H03107213A JP 1245528 A JP1245528 A JP 1245528A JP 24552889 A JP24552889 A JP 24552889A JP H03107213 A JPH03107213 A JP H03107213A
- Authority
- JP
- Japan
- Prior art keywords
- level
- input
- input terminal
- vdd
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路チップ上に設けられた、入力回路に
関し、特に入力回路が、０ＭＯ８構造で構成された入力
回路に関する。
関し、特に入力回路が、０ＭＯ８構造で構成された入力
回路に関する。
一般に入力回路は、°′ハイ°゛又は゛′ロー°”の論
理レベルが入力され、入力されたレベルに応じた論理レ
ベルを出力する。第２図は従来の入力回路を示す。第２
図において１は入力バッファであり、入力端子１００よ
り入力された°゛ハイ又は“ロー″の論理レベルに応じ
て第一の基準電位（ＶＤＤレベル）又は第二の基準電位
（ＧＮＤレベル）を出力する０ＭＯ３構造で構成されて
いる。
理レベルが入力され、入力されたレベルに応じた論理レ
ベルを出力する。第２図は従来の入力回路を示す。第２
図において１は入力バッファであり、入力端子１００よ
り入力された°゛ハイ又は“ロー″の論理レベルに応じ
て第一の基準電位（ＶＤＤレベル）又は第二の基準電位
（ＧＮＤレベル）を出力する０ＭＯ３構造で構成されて
いる。
トランジスタＴｌ、Ｔ３は入力バッファ１を構成するＰ
型トランジスタで、Ｔ２．Ｔ４は、同様にＮ型トランジ
スタである。このように構成された入力バッファが応用
されるシステムは、システムの立ち上がり時点に、シス
テム全体が初期状態の為、入力レベルが不定でフローテ
ィングの場合が考えられ、又、システムが動作中でもシ
ステムの構成によっては入力レベルがフローティングに
なる事がある。入力端子１００に入力される信号がフロ
ーティングで、しかも、入力バッファ１のスレッショル
ド電位付近のレベルで入力された場合に、０ＭＯ８構造
で構成された入力バッファ１のＰ型トランジスタＴＩ、
Ｔ３及びＮ型トランジスタＴ２．Ｔ４が両方共導通状態
となりＶＤＤよりＧＮＤに向けて貫通電流が流れてしま
う。
型トランジスタで、Ｔ２．Ｔ４は、同様にＮ型トランジ
スタである。このように構成された入力バッファが応用
されるシステムは、システムの立ち上がり時点に、シス
テム全体が初期状態の為、入力レベルが不定でフローテ
ィングの場合が考えられ、又、システムが動作中でもシ
ステムの構成によっては入力レベルがフローティングに
なる事がある。入力端子１００に入力される信号がフロ
ーティングで、しかも、入力バッファ１のスレッショル
ド電位付近のレベルで入力された場合に、０ＭＯ８構造
で構成された入力バッファ１のＰ型トランジスタＴＩ、
Ｔ３及びＮ型トランジスタＴ２．Ｔ４が両方共導通状態
となりＶＤＤよりＧＮＤに向けて貫通電流が流れてしま
う。
上述した従来の入力回路は、入力端子に入力される信号
がフローティングの場合、ＶＤＤからＧＮＤに向かって
貫通電流が流れてしまい、０ＭＯ８構造で入力回路が実
現されているにも拘らず、無駄に電力を、消費してしま
うという欠点があった。
がフローティングの場合、ＶＤＤからＧＮＤに向かって
貫通電流が流れてしまい、０ＭＯ８構造で入力回路が実
現されているにも拘らず、無駄に電力を、消費してしま
うという欠点があった。
上述した従来の入力回路に対して、本発明回路は、入力
されるレベルがフローティングでも低消費電力化が、実
現できるという、相違点を有する。
されるレベルがフローティングでも低消費電力化が、実
現できるという、相違点を有する。
本発明の入力回路は、入力端子に与えられた信号により
セットあるいはリセットされ、ＣＰＵを初期化するため
のリセット信号によりリセットされるフリップフロップ
を備え、前記フリップフロップの出力によりゲート電極
が制御されるＭＯＳトランジスタを入力端子と、第一及
び第二の基準電位との間に接続した事を特徴とする。
セットあるいはリセットされ、ＣＰＵを初期化するため
のリセット信号によりリセットされるフリップフロップ
を備え、前記フリップフロップの出力によりゲート電極
が制御されるＭＯＳトランジスタを入力端子と、第一及
び第二の基準電位との間に接続した事を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。第１
図に示す入力回路で、１００は入力端子、Ｔ５は入力端
子１００とＧＮＤとの間に接続されたＮ型ＭＯ８）ラン
シスター Ｔ６は入力端子１００とＶＤＤとの間に接続
されたＮ型Ｍｏｓトランジスター、Ｔ６は入力端子１０
０．！：ＶＤＤとの間に接続されたＰ型ＭＯ８）ランシ
スター １は入力端子１００の信号を受ける入力バッフ
ァ、Ｔ１〜Ｔ４は、入力バッファ１を構成するＭＯＳト
ランジスタで２，３はフリップフロップを構成するノア
ゲートである。システムの立ち上がり時点、ＣＰＵ（図
示せず）が、出力したリセット信号Ｒ３Ｔが、′ハイ”
レベルになれば、ノアゲート２の出力のレベルは、ＧＮ
Ｄレベルとなり、Ｎ型ＭＯ３）ランシスターＴ５はＯＦ
Ｆ’状態となり、Ｐ型ＭＯ８）ランシスターＴ６は、Ｏ
Ｎ状態となる。入力端子１００のレベルがフローティン
グレベル、又は、′ハイ”レベルであれば、入力端子１
′００のレベルは、ＶＤＤレベルとなり、入力信号がＶ
ＤＤレベルとなったノアゲート２の出力は、ＧＮＤレベ
ルとなりＣＰＵからのリセット信号Ｒ３Ｔが、′ロー”
レベルとなっても、入力端子１００は、ＶＤＤレベルを
保持し続ける。Ｎ型トランジスターＴ５及び、Ｐ型トラ
ンジスターＴ６のＯＮ抵抗を充分大きくしておけば、入
力端子１００に“ロー”レベルが入力されてもノアゲー
ト２及びインバータ４は、入力端子１００のレベルをＧ
ＮＤレベルと判定する事が出来、インバータ４の出力は
ＶＤＤレベル、そしてノアゲート３の出力はＧＮＤレベ
ルとなり、ＣＰＵからのリセット信号Ｒ８ＴがＧＮＤレ
ベルとなった時点でノアゲート２の出力がＶＤＤレベル
となる。したがって、Ｎ型トランジスターＴ５は、ＯＮ
となりＰ型トランジスターＴ６はＯＦＦとなる。又、入
力端子１００がＧＮＤレベルの時、入力端子１００に“
ハイ′°レベルが入力されてもノアゲート２及びインバ
ータ４は、入力端子１００のレベルをＶＤＤレベルと判
定する事が出来、ノアゲート２の出力はＧＮＤレベルと
なり、Ｎ型トランジスターＴ５は、ＯＦＦとなりＰ型ト
ランジスターＴ６はＯＮとなる。この結果、入力端子１
００のレベルは、なんの影響も受けずに入力バッファ１
の入力となる。
図に示す入力回路で、１００は入力端子、Ｔ５は入力端
子１００とＧＮＤとの間に接続されたＮ型ＭＯ８）ラン
シスター Ｔ６は入力端子１００とＶＤＤとの間に接続
されたＮ型Ｍｏｓトランジスター、Ｔ６は入力端子１０
０．！：ＶＤＤとの間に接続されたＰ型ＭＯ８）ランシ
スター １は入力端子１００の信号を受ける入力バッフ
ァ、Ｔ１〜Ｔ４は、入力バッファ１を構成するＭＯＳト
ランジスタで２，３はフリップフロップを構成するノア
ゲートである。システムの立ち上がり時点、ＣＰＵ（図
示せず）が、出力したリセット信号Ｒ３Ｔが、′ハイ”
レベルになれば、ノアゲート２の出力のレベルは、ＧＮ
Ｄレベルとなり、Ｎ型ＭＯ３）ランシスターＴ５はＯＦ
Ｆ’状態となり、Ｐ型ＭＯ８）ランシスターＴ６は、Ｏ
Ｎ状態となる。入力端子１００のレベルがフローティン
グレベル、又は、′ハイ”レベルであれば、入力端子１
′００のレベルは、ＶＤＤレベルとなり、入力信号がＶ
ＤＤレベルとなったノアゲート２の出力は、ＧＮＤレベ
ルとなりＣＰＵからのリセット信号Ｒ３Ｔが、′ロー”
レベルとなっても、入力端子１００は、ＶＤＤレベルを
保持し続ける。Ｎ型トランジスターＴ５及び、Ｐ型トラ
ンジスターＴ６のＯＮ抵抗を充分大きくしておけば、入
力端子１００に“ロー”レベルが入力されてもノアゲー
ト２及びインバータ４は、入力端子１００のレベルをＧ
ＮＤレベルと判定する事が出来、インバータ４の出力は
ＶＤＤレベル、そしてノアゲート３の出力はＧＮＤレベ
ルとなり、ＣＰＵからのリセット信号Ｒ８ＴがＧＮＤレ
ベルとなった時点でノアゲート２の出力がＶＤＤレベル
となる。したがって、Ｎ型トランジスターＴ５は、ＯＮ
となりＰ型トランジスターＴ６はＯＦＦとなる。又、入
力端子１００がＧＮＤレベルの時、入力端子１００に“
ハイ′°レベルが入力されてもノアゲート２及びインバ
ータ４は、入力端子１００のレベルをＶＤＤレベルと判
定する事が出来、ノアゲート２の出力はＧＮＤレベルと
なり、Ｎ型トランジスターＴ５は、ＯＦＦとなりＰ型ト
ランジスターＴ６はＯＮとなる。この結果、入力端子１
００のレベルは、なんの影響も受けずに入力バッファ１
の入力となる。
以上説明したように本発明は、システムの立ち上がり時
点、あるいはシステム動作中にフローティングレベルが
入力されても、入力回路においてｖＤＤからＧＮＤに流
れる貫通電流を抑える事ができるため、低消費電力化が
、達成される。
点、あるいはシステム動作中にフローティングレベルが
入力されても、入力回路においてｖＤＤからＧＮＤに流
れる貫通電流を抑える事ができるため、低消費電力化が
、達成される。
第１図は、本発明の入力回路の一実施例を示す回路図、
第２図は従来の入力回路の回路図である。 １００・・・・・・入力端子、ｌ・・・・・・入力バッ
ファ、２゜ ３・・・・・・ノアゲート、 ４・・・・・・インバータ、
第２図は従来の入力回路の回路図である。 １００・・・・・・入力端子、ｌ・・・・・・入力バッ
ファ、２゜ ３・・・・・・ノアゲート、 ４・・・・・・インバータ、
Claims (1)
- 入力端子を介して外部から入力された信号を波形整形す
る入力回路において、前記、入力端子に入力された入力
信号によりセットあるいはリセットされ、ＣＰＵを初期
化するためのリセット信号によりリセットされるフリッ
プフロップを備え、前記フリップフロップの出力により
ゲート電極が制御されるＭＯＳトランジスタを、前記、
入力端子の第一及び第二の基準電位間に接続した事を特
徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245528A JPH03107213A (ja) | 1989-09-20 | 1989-09-20 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245528A JPH03107213A (ja) | 1989-09-20 | 1989-09-20 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03107213A true JPH03107213A (ja) | 1991-05-07 |
Family
ID=17135030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245528A Pending JPH03107213A (ja) | 1989-09-20 | 1989-09-20 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03107213A (ja) |
-
1989
- 1989-09-20 JP JP1245528A patent/JPH03107213A/ja active Pending
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