JPS63268308A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS63268308A JPS63268308A JP62102417A JP10241787A JPS63268308A JP S63268308 A JPS63268308 A JP S63268308A JP 62102417 A JP62102417 A JP 62102417A JP 10241787 A JP10241787 A JP 10241787A JP S63268308 A JPS63268308 A JP S63268308A
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- JP
- Japan
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- level
- input
- input terminal
- gnd
- output
- Prior art date
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- Pending
Links
- 239000013256 coordination polymer Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路チップ上に設けられた、入力回路に
関し、特に入力回路が、ＣＭＯ３ｆｌＩ造で構成された
入力回路に関する。
関し、特に入力回路が、ＣＭＯ３ｆｌＩ造で構成された
入力回路に関する。
−ａに入力回路は、“ハイ″又は“ロー″の論理レベル
が入力され、入力されたレベルに応じた論理レベルを出
力する。第２図は従来の入力回路を示す。第２図におい
て１は入力バッファであり、入力端子１００より入力さ
れた°゛ハイ゛′は“ローパの論理レベルに応じて電源
（ＶＤＤ）レベル又は接地（ＧＮＤ）レベルを出力する
ＣＭＯ３ｉ造で構成されている。トランジスタＴｌ、’
Ｔ３は入力バッファ１を構成するＰ型トランジスタで、
Ｔ２’、Ｔ４は、同様にＮ型トランジスタである。
が入力され、入力されたレベルに応じた論理レベルを出
力する。第２図は従来の入力回路を示す。第２図におい
て１は入力バッファであり、入力端子１００より入力さ
れた°゛ハイ゛′は“ローパの論理レベルに応じて電源
（ＶＤＤ）レベル又は接地（ＧＮＤ）レベルを出力する
ＣＭＯ３ｉ造で構成されている。トランジスタＴｌ、’
Ｔ３は入力バッファ１を構成するＰ型トランジスタで、
Ｔ２’、Ｔ４は、同様にＮ型トランジスタである。
このように構成された入力バッファが応用されるシステ
ムは、システムの立ち上がり時点に、システム全体が初
期状態の為、入力レベルが不定でフローティングの場合
が考れられる。入力端子１００に入力される信号がフロ
ーティングで、しかも、入力バッファ１のスレッショル
ド電位付近のレベルで入力された場合に、ＣＭＯ８ｖＩ
造で構成された入力バッファ１のＰ型トランジスタＴ、
、Ｔ。
ムは、システムの立ち上がり時点に、システム全体が初
期状態の為、入力レベルが不定でフローティングの場合
が考れられる。入力端子１００に入力される信号がフロ
ーティングで、しかも、入力バッファ１のスレッショル
ド電位付近のレベルで入力された場合に、ＣＭＯ８ｖＩ
造で構成された入力バッファ１のＰ型トランジスタＴ、
、Ｔ。
及びＮ型トランジスタＴ２．Ｔ４が両方共導通状態とな
りＶＤＤよりＧＮＤに向けて貫通電流が流れてしまう。
りＶＤＤよりＧＮＤに向けて貫通電流が流れてしまう。
上述した従来の入力回路は、システムの立ち上がり時点
、入力端子に入力される信号がフローティングの場合、
ＶＤＤからＧＮＤに向かって貫通電流が流れてしまい、
ＣＭＯＳ構造で入力回路が実現されているにも拘らず、
無駄に電力を、消費してしまうという欠点があった。
、入力端子に入力される信号がフローティングの場合、
ＶＤＤからＧＮＤに向かって貫通電流が流れてしまい、
ＣＭＯＳ構造で入力回路が実現されているにも拘らず、
無駄に電力を、消費してしまうという欠点があった。
上述した従来の入力回路に対して、本発明回路は、入力
されるレベルがシステムの立ち上がり時点、フローティ
ングでも低消費電力化が、実現できるという、独創的内
容を有する。
されるレベルがシステムの立ち上がり時点、フローティ
ングでも低消費電力化が、実現できるという、独創的内
容を有する。
本発明の入力回路は、入力端子を与えられた入力信号に
よりセットされ、ＣＰＵから出力されるリセット信号に
よりセットされるフリップフロップを備え、前記フリッ
プフロップの出力によりゲート電極が制御されるＭＯＳ
トランジスタを入力端子と基準電位との間に接続した事
を特徴とする。
よりセットされ、ＣＰＵから出力されるリセット信号に
よりセットされるフリップフロップを備え、前記フリッ
プフロップの出力によりゲート電極が制御されるＭＯＳ
トランジスタを入力端子と基準電位との間に接続した事
を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
第１図に示す入力回路で、１００は入力端子、５は入力
端子１００とＧＮＤとの間に接続されたＮ型ＭＯＳトラ
ンジスタ、１は入力端子１００の信号を受ける入力バッ
ファ、Ｔ１〜Ｔ４は、入力バッファ１を構成するＭＯＳ
トランジスタで、４はＭＯＳトランジスタ５のゲート電
極を制御するインバータ、２，３はフリップフロップを
構成するＮＯＲゲートである。システムの立ち上がり時
点、ＣＰＵ （図示せず）が、出力したリセット信号Ｒ
３Ｔが、“ハイ′°レベルになればＮＯＲゲート３の出
力のレベルはＧＮＤレベルとなり、インバータ４の出力
レベルはＶＤＤレベルとなる。インバータ４の出力レベ
ルがＶＤＤレベルになるとＮ型ＭＯＳトランジスタ５は
、ＯＮ状態となり、入力端子１００のレベルがフローテ
ィングレベル、又は、“ロー”レベルであれば、入力端
子１００のレベルは、ＧＮＤレベルとなり、入力信号が
ＧＮＤレベルとなったＮＯＲゲート２の出力は、ＶＤＤ
レベルとなりＣＰＵからのリセット信号ＲＳＴが“ロー
′°レベルとなっても入力端子１００は、ＧＮＤレベル
を保持し続ける。Ｎ型トランジスタ５のＯＮ抵抗を充分
大きくしておけば、入力端子１００に゛ハイ°ルベルが
入力されてもＮＯＲゲート２は、入力端子１００のレベ
ルをＶＤＤレベルと判定する事が出来、ＣＰＵからのリ
セット信号Ｒ３ＴがＧＮＤレベルとなった時点でＮＯＲ
ゲート３の出力がＶＤＤレベルとなりインバータ４の出
力は、ＧＮＤレベルとなる。したがって、Ｎ型トランジ
スタ５は、ＯＦＦとなる。この結果、入力端子１００の
レベルは、なんの影響も受けずに入力バッファ１の入力
となる。
端子１００とＧＮＤとの間に接続されたＮ型ＭＯＳトラ
ンジスタ、１は入力端子１００の信号を受ける入力バッ
ファ、Ｔ１〜Ｔ４は、入力バッファ１を構成するＭＯＳ
トランジスタで、４はＭＯＳトランジスタ５のゲート電
極を制御するインバータ、２，３はフリップフロップを
構成するＮＯＲゲートである。システムの立ち上がり時
点、ＣＰＵ （図示せず）が、出力したリセット信号Ｒ
３Ｔが、“ハイ′°レベルになればＮＯＲゲート３の出
力のレベルはＧＮＤレベルとなり、インバータ４の出力
レベルはＶＤＤレベルとなる。インバータ４の出力レベ
ルがＶＤＤレベルになるとＮ型ＭＯＳトランジスタ５は
、ＯＮ状態となり、入力端子１００のレベルがフローテ
ィングレベル、又は、“ロー”レベルであれば、入力端
子１００のレベルは、ＧＮＤレベルとなり、入力信号が
ＧＮＤレベルとなったＮＯＲゲート２の出力は、ＶＤＤ
レベルとなりＣＰＵからのリセット信号ＲＳＴが“ロー
′°レベルとなっても入力端子１００は、ＧＮＤレベル
を保持し続ける。Ｎ型トランジスタ５のＯＮ抵抗を充分
大きくしておけば、入力端子１００に゛ハイ°ルベルが
入力されてもＮＯＲゲート２は、入力端子１００のレベ
ルをＶＤＤレベルと判定する事が出来、ＣＰＵからのリ
セット信号Ｒ３ＴがＧＮＤレベルとなった時点でＮＯＲ
ゲート３の出力がＶＤＤレベルとなりインバータ４の出
力は、ＧＮＤレベルとなる。したがって、Ｎ型トランジ
スタ５は、ＯＦＦとなる。この結果、入力端子１００の
レベルは、なんの影響も受けずに入力バッファ１の入力
となる。
以上説明したように本発明は、システムの立ち上がり時
点、フローティングレベルが入力されても、入力回路に
おいてＶＤＤからＧＮＤに流れる貫通電流を抑える事が
できるため、低消費電力化が、達成される。
点、フローティングレベルが入力されても、入力回路に
おいてＶＤＤからＧＮＤに流れる貫通電流を抑える事が
できるため、低消費電力化が、達成される。
第１図は本発明の入力回路の一実施例を示す回路図、第
２図は従来の入力回路の回路図である。 １００・・・入力端子、１・・・入力バッファ、２．３
・・・ＮＯＲゲート、４・・・インバータ、Ｔｌ〜Ｔ４
゜５・・・ＭＯＳトランジスタ。
２図は従来の入力回路の回路図である。 １００・・・入力端子、１・・・入力バッファ、２．３
・・・ＮＯＲゲート、４・・・インバータ、Ｔｌ〜Ｔ４
゜５・・・ＭＯＳトランジスタ。
Claims (1)
- 入力端子を介して外部から入力された信号を波形整形す
る入力回路において、入力信号によりセットされ、ＣＰ
Ｕを初期化するためのリセット信号によりリセットされ
るフリップフロップを備え、前記フリップフロップの出
力によりゲート電極が制御されるＭＯＳトランジスタを
、入力端子と基準電位間に接続した事を特徴とする入力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102417A JPS63268308A (ja) | 1987-04-24 | 1987-04-24 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102417A JPS63268308A (ja) | 1987-04-24 | 1987-04-24 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63268308A true JPS63268308A (ja) | 1988-11-07 |
Family
ID=14326871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62102417A Pending JPS63268308A (ja) | 1987-04-24 | 1987-04-24 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63268308A (ja) |
-
1987
- 1987-04-24 JP JP62102417A patent/JPS63268308A/ja active Pending
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