JPH03108912A - 電流切替形論理回路の出力回路 - Google Patents
電流切替形論理回路の出力回路Info
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- JPH03108912A JPH03108912A JP24674789A JP24674789A JPH03108912A JP H03108912 A JPH03108912 A JP H03108912A JP 24674789 A JP24674789 A JP 24674789A JP 24674789 A JP24674789 A JP 24674789A JP H03108912 A JPH03108912 A JP H03108912A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、非飽和形で電流切替制御を行う電流切替制御
理、回路の出力回路において、簡略な回路構成で電流切
替の高速化による駆動能力を向上させる電流切替形論理
回路の出力回路に関し、出力端子から流れる定常的消費
電流の放電時間を短くして電流切替の高速化による駆動
能力を向上させることのできる電流切替形論理回路の出
力回路を提供することを目的とし、 電源の２導体間に相補的に駆動するように第１のトラン
ジスタと第２のトランジスタとを直列接続し、該接続点
を出力端子として電流の入出力を制御する電流切替形論
理回路の出力回路において、上記電源の一導体と第２の
トランジスタとの間にインピーダンス素子を直列接続し
、上記第１のトランジスタと同じ導電型で且つ上記イン
ピーダンス素子による電圧降下値より高い駆動閾値電圧
で駆動する第３のトランジスタを上記第２のトランジス
タ及びインピーダンス素子に対して並列接続し、該第３
のトランジスタの制御端子を上記第２のトランジスタと
インピーダンス素子との接続点に接続し、上記第１のト
ランジスタの制御端子から入力される入力信号を上記出
力端子から出力する構成とする。
理、回路の出力回路において、簡略な回路構成で電流切
替の高速化による駆動能力を向上させる電流切替形論理
回路の出力回路に関し、出力端子から流れる定常的消費
電流の放電時間を短くして電流切替の高速化による駆動
能力を向上させることのできる電流切替形論理回路の出
力回路を提供することを目的とし、 電源の２導体間に相補的に駆動するように第１のトラン
ジスタと第２のトランジスタとを直列接続し、該接続点
を出力端子として電流の入出力を制御する電流切替形論
理回路の出力回路において、上記電源の一導体と第２の
トランジスタとの間にインピーダンス素子を直列接続し
、上記第１のトランジスタと同じ導電型で且つ上記イン
ピーダンス素子による電圧降下値より高い駆動閾値電圧
で駆動する第３のトランジスタを上記第２のトランジス
タ及びインピーダンス素子に対して並列接続し、該第３
のトランジスタの制御端子を上記第２のトランジスタと
インピーダンス素子との接続点に接続し、上記第１のト
ランジスタの制御端子から入力される入力信号を上記出
力端子から出力する構成とする。
本発明は、非飽和形で電流切替制御を行う電流切替形論
理回路の出力回路において、簡略な回路構成で電流切替
の高速化による駆動能力を向上させる電流切替形論理回
路の出力回路に関する。
理回路の出力回路において、簡略な回路構成で電流切替
の高速化による駆動能力を向上させる電流切替形論理回
路の出力回路に関する。
近年、計算機の大型化、計測器の計測精度向上の要請に
伴い、トランジスタの飽和を制限して遅延時間数の高速
化を行なう飽和形の論理回路と、蓄積電荷の影響をなく
して高速駆動する非飽和形の論理回路とが開発されてい
る。
伴い、トランジスタの飽和を制限して遅延時間数の高速
化を行なう飽和形の論理回路と、蓄積電荷の影響をなく
して高速駆動する非飽和形の論理回路とが開発されてい
る。
特に上記非飽和形の電流切替形論理回路の出力回路は、
もともと高速化をねらいとして開発されたものであるが
、集積回路の著しい大規模化に基づ（熱的限界に起因す
る消費電力の制限や、信号配線の長配線化による出力負
荷の増大によって、電流切替制御が遅れることとなり、
駆動能力の高速化をさらに図る必要がある。
もともと高速化をねらいとして開発されたものであるが
、集積回路の著しい大規模化に基づ（熱的限界に起因す
る消費電力の制限や、信号配線の長配線化による出力負
荷の増大によって、電流切替制御が遅れることとなり、
駆動能力の高速化をさらに図る必要がある。
従来、この種の電流切替形論理回路の出力回路として「
集積回路の解析と設計」第１８６頁、モトローラ出版、
昭和４４年４月１日発行及び特開昭５６−５８３２６号
公報に示されるものがある。
集積回路の解析と設計」第１８６頁、モトローラ出版、
昭和４４年４月１日発行及び特開昭５６−５８３２６号
公報に示されるものがある。
これらはいずれもバイポーラ論理回路の中で高速動作を
行なうエミッタ結合形論理回路（ＥＣＬ回路）が使用さ
れており、これに対応する回路構成図を第４図に示す。
行なうエミッタ結合形論理回路（ＥＣＬ回路）が使用さ
れており、これに対応する回路構成図を第４図に示す。
同図において従来の電流切替形論理回路の出力回路とし
て機能するエミッタフォロワ部（ＥＦ部）２は、制御用
の電流を供給するカレントスイッチ部（Ｃ８部）１に接
続され、電源の正の導体（ＧＮＤ）４と負の導体（ＶＨ
）５との間に相補的に駆動する第１及び第２のトランジ
スタＱ２１、Ｑ２□を直列接続し、該第１及び第２のト
ランジスタＱ２１、Ｑ２２に対して第３のトランジスタ
Ｑ２３、ダイオードＱ２４、第４のトランジスタＱ２５
及び抵抗Ｒ２１の直列接続回路を並列接続し、上記ダイ
オードＱ の出力端と第２のトランジスタ”２２のべ４ −ス端子とを接続し、上記カレントスイッチ部（Ｃ８部
）１からの供給電流を第１及び第２の各トランジスタＱ
ＳＱ のベース端子に入力し、１２３ 上記第１及び第２のトランジスタＱ 、Ｑ の接１
２２ 読点を出力端子Ｔ として出力する構成である。
て機能するエミッタフォロワ部（ＥＦ部）２は、制御用
の電流を供給するカレントスイッチ部（Ｃ８部）１に接
続され、電源の正の導体（ＧＮＤ）４と負の導体（ＶＨ
）５との間に相補的に駆動する第１及び第２のトランジ
スタＱ２１、Ｑ２□を直列接続し、該第１及び第２のト
ランジスタＱ２１、Ｑ２２に対して第３のトランジスタ
Ｑ２３、ダイオードＱ２４、第４のトランジスタＱ２５
及び抵抗Ｒ２１の直列接続回路を並列接続し、上記ダイ
オードＱ の出力端と第２のトランジスタ”２２のべ４ −ス端子とを接続し、上記カレントスイッチ部（Ｃ８部
）１からの供給電流を第１及び第２の各トランジスタＱ
ＳＱ のベース端子に入力し、１２３ 上記第１及び第２のトランジスタＱ 、Ｑ の接１
２２ 読点を出力端子Ｔ として出力する構成である。
ｕｔ
次に上記構成に基づ〈従来回路の動作について説明する
。まず、上記カレントスイッチ部（Ｃ８部）１の入力ト
ランジスタＱｏｌのベースにＬ ４Ｈレベルの信号が入
力された場合に、基準側トランジスタＱｏ２はＯＦＦと
なり、その出力信号としてＨレベルの信号が第１及び第
３の各トランジスタＱ ＳＱ のベース端子に入力
され、該第１およ２１ ２３ び第３の各トランジスタＱ 、Ｑ がＯＮ状態と１
２３ なる。この状態において第２のトランジスタＱ２２はＯ
ＦＦ状態を維持し、Ｇ Ｎ Ｄ ４−’ Ｑ ２１＝出
力端子Ｔ から負荷側へ電流が供給されて出力端子ｕ
ｔ Ｔ の信号は“Ｌ”から“Ｈ”に立上ることとｕｔ なる。
。まず、上記カレントスイッチ部（Ｃ８部）１の入力ト
ランジスタＱｏｌのベースにＬ ４Ｈレベルの信号が入
力された場合に、基準側トランジスタＱｏ２はＯＦＦと
なり、その出力信号としてＨレベルの信号が第１及び第
３の各トランジスタＱ ＳＱ のベース端子に入力
され、該第１およ２１ ２３ び第３の各トランジスタＱ 、Ｑ がＯＮ状態と１
２３ なる。この状態において第２のトランジスタＱ２２はＯ
ＦＦ状態を維持し、Ｇ Ｎ Ｄ ４−’ Ｑ ２１＝出
力端子Ｔ から負荷側へ電流が供給されて出力端子ｕ
ｔ Ｔ の信号は“Ｌ”から“Ｈ”に立上ることとｕｔ なる。
次に、上記カレントスイッチ部（Ｃ８部）１の入力トラ
ンジスタＱ０１のベースへの入力信号がＨ−Ｌに変化す
ると、第１及び第３の各トランジスタＱ 、Ｑ が
ＯＦＦ状態となると共に、第２１２３ のトランジスタＱ２２がＯＮ状態となる。この状態にお
いて出力端子Ｔ から負荷側に蓄積された１ｌｌｌ 電荷が上記第２のトランジスタＱ２２を通して放電され
て出力端子Ｔ の信号はＨ−＋Ｌに立下る。
ンジスタＱ０１のベースへの入力信号がＨ−Ｌに変化す
ると、第１及び第３の各トランジスタＱ 、Ｑ が
ＯＦＦ状態となると共に、第２１２３ のトランジスタＱ２２がＯＮ状態となる。この状態にお
いて出力端子Ｔ から負荷側に蓄積された１ｌｌｌ 電荷が上記第２のトランジスタＱ２２を通して放電され
て出力端子Ｔ の信号はＨ−＋Ｌに立下る。
ａｔ
このように、相補形エミッタフォロワ部（ＥＦ部）２に
より、負荷の信号を伝達するようにして出力駆動能力を
高めると共に、第１及び第２の各トランジスタＱ Ｓ
Ｑ を相補的に駆動させることに１２２ より出力の立ち上がりと同様に立ち下がりについでもエ
ミッタフォロワ効果を期待することができる。
より、負荷の信号を伝達するようにして出力駆動能力を
高めると共に、第１及び第２の各トランジスタＱ Ｓ
Ｑ を相補的に駆動させることに１２２ より出力の立ち上がりと同様に立ち下がりについでもエ
ミッタフォロワ効果を期待することができる。
従来の電流切替形論理回路の出力回路は以上のように構
成されていた。しかし、集積回路の集積度が高まるに従
って、熱的限界による消費電力の制限が強まり、また信
号配線の長配線化による出力負荷が増大したので、出力
信号の立ち下がり時にエミッタフォロワ（ＥＦ部）に定
常的消費電流が長時間流れ続けることとなり、電流切替
動作が遅れて駆動能力が低下するという課題を有してい
た。
成されていた。しかし、集積回路の集積度が高まるに従
って、熱的限界による消費電力の制限が強まり、また信
号配線の長配線化による出力負荷が増大したので、出力
信号の立ち下がり時にエミッタフォロワ（ＥＦ部）に定
常的消費電流が長時間流れ続けることとなり、電流切替
動作が遅れて駆動能力が低下するという課題を有してい
た。
即ち、上記消費電力の制限からエミッタフォロワ部（Ｅ
Ｆ部）の定常的消費電流を削減することが望まれるもの
であるが、相補的にトランジスタを接続されたエミッタ
フォロワ回路においては、定常的消費電流の削減が相補
的に接続された出力段のトランジスタ（第２のトランジ
スタＱ２２）におけるベース・プルダウン電流を減じる
こととなることから、特に相補的に接続された下側のト
ランジスタ（第２のトランジスタＱ２２）の出力プルダ
ウン能力不足を招くこととなる。
Ｆ部）の定常的消費電流を削減することが望まれるもの
であるが、相補的にトランジスタを接続されたエミッタ
フォロワ回路においては、定常的消費電流の削減が相補
的に接続された出力段のトランジスタ（第２のトランジ
スタＱ２２）におけるベース・プルダウン電流を減じる
こととなることから、特に相補的に接続された下側のト
ランジスタ（第２のトランジスタＱ２２）の出力プルダ
ウン能力不足を招くこととなる。
本発明は上記課題を解決するためになされたもので、相
補的に駆動するように接続されたトランジスタにて放電
する電流を別途接続されたトランジスタにより放電する
ことにより、出力端子から流れる定常的消費電流の放電
時間を短くして電流切替の高速化による駆動能力を向上
させることのできる電流切替形論理回路の出力回路を提
供することを目的とする。
補的に駆動するように接続されたトランジスタにて放電
する電流を別途接続されたトランジスタにより放電する
ことにより、出力端子から流れる定常的消費電流の放電
時間を短くして電流切替の高速化による駆動能力を向上
させることのできる電流切替形論理回路の出力回路を提
供することを目的とする。
第１図は本発明の原理説明図である。
同図において、電源の２導体間に相補的に駆動するよう
に第１のトランジスタＱ２１と第２のトランジスタＱ２
□とを直列接続し、該接続点を出力端子Ｔ として電
流の入出力を制御する電流切替ｕｔ 形論理回路の出力回路において、上記電源の一導体と第
２のトランジスタＱ２２との間にインピーダンス素子Ｚ
を直列接続し、上記第１のトランジスタＱ２１と同じ導
電型で且つ上記インピーダンス素子Ｚによる定常時の電
圧降下値より高い駆動閾値電圧で駆動する第３のトラン
ジスタＱ２６を上記第２のトランジスタＱ２２及びイン
ピーダンス素子Ｚに対して並列接続し、該第３のトラン
ジスタＱ２６の制御端子を上記第２のトランジスタＱ２
２とインピーダンス素子Ｚとの接続点に接続し、上記第
１のトランジスタＱ２１の制御端子から入力される入力
信号を上記出力端子Ｔ から出力する構成とｕ するものである。
に第１のトランジスタＱ２１と第２のトランジスタＱ２
□とを直列接続し、該接続点を出力端子Ｔ として電
流の入出力を制御する電流切替ｕｔ 形論理回路の出力回路において、上記電源の一導体と第
２のトランジスタＱ２２との間にインピーダンス素子Ｚ
を直列接続し、上記第１のトランジスタＱ２１と同じ導
電型で且つ上記インピーダンス素子Ｚによる定常時の電
圧降下値より高い駆動閾値電圧で駆動する第３のトラン
ジスタＱ２６を上記第２のトランジスタＱ２２及びイン
ピーダンス素子Ｚに対して並列接続し、該第３のトラン
ジスタＱ２６の制御端子を上記第２のトランジスタＱ２
２とインピーダンス素子Ｚとの接続点に接続し、上記第
１のトランジスタＱ２１の制御端子から入力される入力
信号を上記出力端子Ｔ から出力する構成とｕ するものである。
本発明においては、相補的に駆動するように接続された
１組のトランジスタにインピーダンス素子を接続し、該
インピーダンス素子の定常時の電圧降下値より高い駆動
閾値電圧で駆動するトランジスタを上記トランジスタに
並列接続することにより、負荷に蓄積された電荷を特に
上記複数のトランジスタの放電経路で放電できることと
なり、電流切替の高速化による駆動能力を向上させ、簡
略な回路構成とすることができる。
１組のトランジスタにインピーダンス素子を接続し、該
インピーダンス素子の定常時の電圧降下値より高い駆動
閾値電圧で駆動するトランジスタを上記トランジスタに
並列接続することにより、負荷に蓄積された電荷を特に
上記複数のトランジスタの放電経路で放電できることと
なり、電流切替の高速化による駆動能力を向上させ、簡
略な回路構成とすることができる。
以下、本発明の一実施例を第２図に基づいて説明する。
この第２図に本実施例に係るバイポーラトランジスタを
用いた電流切替形論理回路の出力回路の構成図を示す。
用いた電流切替形論理回路の出力回路の構成図を示す。
同図において、本実施例回路は、カレントスイッチ部（
Ｃ８部）１に接続されるエミ゛ツタフォワロ部（ＥＦ部
）２．３として構成され、以下このエミッタフォロワ部
（ＥＦ部）２について説明する。
Ｃ８部）１に接続されるエミ゛ツタフォワロ部（ＥＦ部
）２．３として構成され、以下このエミッタフォロワ部
（ＥＦ部）２について説明する。
この本実施例回路としてのエミッタフ中ロワ部（ＥＦ部
）２は、正の導体（ＧＮＤ）４と負の導体（、−Ｖ 、
、）との間に相補的に駆動するようにＮＰＮ形の第１の
トランジスタＱ２１とＰＮＰ形の第２のトランジスタＱ
２２とを直列接続し、該第２のトランジスタＱ２２のコ
レクタ端子と負の導体（−Ｖ 、、）との間に抵抗Ｒ２
゜を接続し、上記第１、第２の各トランジスタＱ Ｓ
Ｑ 及び抵抗Ｒ２２の２１ ２２ 直列回路に対してＮＰＮ形の第４のトランジスタＱ １
ダイオードＱ ５ＮＰＮ形の第５のトラン３２４ シスタＱ 及び抵抗Ｒ２１の直列回路を並列接続し、５ 上記抵抗Ｒ２゜の電圧降下値より高い駆動閾値電圧で駆
動するＮＰＮ形の第３のトランジスタＱ２６を上記第２
のトランジスタＱ 及び抵抗Ｒ２２に対し２ て並列接続し、該第３のトランジスタＱ２６のベース端
子を上記第２のトランジスタＱ２２のコレクタ端子に接
続し、上記第１、第２の各トランジスタＱ 、Ｑ
の接続点を出力端子Ｔ とする構成２１ ２２
ｏｕｔである。
）２は、正の導体（ＧＮＤ）４と負の導体（、−Ｖ 、
、）との間に相補的に駆動するようにＮＰＮ形の第１の
トランジスタＱ２１とＰＮＰ形の第２のトランジスタＱ
２２とを直列接続し、該第２のトランジスタＱ２２のコ
レクタ端子と負の導体（−Ｖ 、、）との間に抵抗Ｒ２
゜を接続し、上記第１、第２の各トランジスタＱ Ｓ
Ｑ 及び抵抗Ｒ２２の２１ ２２ 直列回路に対してＮＰＮ形の第４のトランジスタＱ １
ダイオードＱ ５ＮＰＮ形の第５のトラン３２４ シスタＱ 及び抵抗Ｒ２１の直列回路を並列接続し、５ 上記抵抗Ｒ２゜の電圧降下値より高い駆動閾値電圧で駆
動するＮＰＮ形の第３のトランジスタＱ２６を上記第２
のトランジスタＱ 及び抵抗Ｒ２２に対し２ て並列接続し、該第３のトランジスタＱ２６のベース端
子を上記第２のトランジスタＱ２２のコレクタ端子に接
続し、上記第１、第２の各トランジスタＱ 、Ｑ
の接続点を出力端子Ｔ とする構成２１ ２２
ｏｕｔである。
次に、上記構成に基づく本実施例回路の動作を説明する
。まず、カレントスイッチ部（Ｃ８部）１において並列
接続されたトランジスタＱｏｉ’Ｑｏ２から各コレクタ
出力が出力され、この一方のコレクタ出力に基づきエミ
ッタフォロワ部（ＥＦ部）２はＯＲ回路として動作し、
他方のコレクタ出力に基づきエミッタフォロワ部（ＥＦ
部）３はＮＯＲ回路として動作する。
。まず、カレントスイッチ部（Ｃ８部）１において並列
接続されたトランジスタＱｏｉ’Ｑｏ２から各コレクタ
出力が出力され、この一方のコレクタ出力に基づきエミ
ッタフォロワ部（ＥＦ部）２はＯＲ回路として動作し、
他方のコレクタ出力に基づきエミッタフォロワ部（ＥＦ
部）３はＮＯＲ回路として動作する。
上記カレントスイッチ部（Ｃ８部）１からのコレクタ出
力がＨレベルの信号である場合のエミッタフォロワ部（
ＥＦ部）２の動作は以下の通りである。上記Ｈレベルの
信号により第１及び第４の各トランジスタＱ ＳＱ
は共にＯＮ状態となり、１２３ 第２のトランジスタＱ２２はＯＦＦ状態であることから
、出力端子Ｔ を通して負荷側に電流が供ｃｔ 給される。
力がＨレベルの信号である場合のエミッタフォロワ部（
ＥＦ部）２の動作は以下の通りである。上記Ｈレベルの
信号により第１及び第４の各トランジスタＱ ＳＱ
は共にＯＮ状態となり、１２３ 第２のトランジスタＱ２２はＯＦＦ状態であることから
、出力端子Ｔ を通して負荷側に電流が供ｃｔ 給される。
上記カレントスイッチ部（Ｃ８部）１からのコレクタ出
力がＬレベル（例えば、−０，５Ｖ）の信号が入力され
た場合には、第１及び第４の各トランジスタＱ 、Ｑ
は共にＯＦＦ状態となり、１２３ 他方第２のトランジスタＱ２２はＯＮ状態となる。
力がＬレベル（例えば、−０，５Ｖ）の信号が入力され
た場合には、第１及び第４の各トランジスタＱ 、Ｑ
は共にＯＦＦ状態となり、１２３ 他方第２のトランジスタＱ２２はＯＮ状態となる。
この状態で上記負荷側に供給された電流が上記ＯＮ状態
の第２のトランジスタＱ２２を通して放電され、この放
電する電荷を抵抗Ｒ２２にて電圧降下として検知する。
の第２のトランジスタＱ２２を通して放電され、この放
電する電荷を抵抗Ｒ２２にて電圧降下として検知する。
この抵抗Ｒ２２の電圧降下による電流をΔＩとすると、
第２のトランジスタＱ２２のコレクタ端子から定常電流
ｌにΔＩが重畳されて流れることとなり、この重畳され
た電流（Ｉ＋ΔＩ）に相当する電圧が第３のトランジス
タＱ２６のベース端子に印加されてＯＮ状態となる。
第２のトランジスタＱ２２のコレクタ端子から定常電流
ｌにΔＩが重畳されて流れることとなり、この重畳され
た電流（Ｉ＋ΔＩ）に相当する電圧が第３のトランジス
タＱ２６のベース端子に印加されてＯＮ状態となる。
このＯＮ状態となった第３のトランジスタＱ２６は、出
力端子Ｔ からの負荷側放電電流を分流して、Ｏ驕を 第２のトランジスタＱ 及び抵抗Ｒ２２の直列回路２ と共に放電を促進することとなる。
力端子Ｔ からの負荷側放電電流を分流して、Ｏ驕を 第２のトランジスタＱ 及び抵抗Ｒ２２の直列回路２ と共に放電を促進することとなる。
上記第３のトランジスタＱ２６は、定常時にはほぼＯＦ
Ｆ状態にあり、出力信号の立ち下がり時にのみ放電によ
る負荷電荷自身により駆動されることとなり、相補的に
動作するエミッタフォロワ部（ＥＦ部）２の定常的消費
電力を増加させることがない。
Ｆ状態にあり、出力信号の立ち下がり時にのみ放電によ
る負荷電荷自身により駆動されることとなり、相補的に
動作するエミッタフォロワ部（ＥＦ部）２の定常的消費
電力を増加させることがない。
さらに、上記本実施例回路の動作を具体的数値に基づい
て詳述する。第１、第２１第４の各トラ２１ ２２
２３、ダイオードＱ２４に流ンジスタＱ ＳＱ
、Ｑ れる定常電流を各々０．１ （ｍＡ）と、抵抗Ｒ２２を
６ （ｋΩ〕と仮定する。ここで、便宜上第１のトラン
ジスタＱ と第４のトランジスタＱ １第２１
２３ ２のトランジスタＱ とダイオードＱ２４の各々同２ 程度のエミッタ面積を持つ構成と仮定したので各々Ｑ２
１とＣ２３、Ｃ２２とＣ２４に流れる定常電流が等しく
なったが、必ずしも等しく構成する必要はない。
て詳述する。第１、第２１第４の各トラ２１ ２２
２３、ダイオードＱ２４に流ンジスタＱ ＳＱ
、Ｑ れる定常電流を各々０．１ （ｍＡ）と、抵抗Ｒ２２を
６ （ｋΩ〕と仮定する。ここで、便宜上第１のトラン
ジスタＱ と第４のトランジスタＱ １第２１
２３ ２のトランジスタＱ とダイオードＱ２４の各々同２ 程度のエミッタ面積を持つ構成と仮定したので各々Ｑ２
１とＣ２３、Ｃ２２とＣ２４に流れる定常電流が等しく
なったが、必ずしも等しく構成する必要はない。
上記仮定された数値の状態において、定常状態で抵抗Ｒ
２２両端の電位差は０．６ （Ｖ）となり、第３のトラ
ンジスタＱ２６を流れる電流は殆ど無視できる値である
。ここで、出力立ち下がり状態（人力にＬレベル（例え
ば、−０，５Ｖ）の電圧を印加）を仮定すると、第１の
トランジスタＱ２１及び第４のトランジスタＱ２３のベ
ース電位が下降する。このとき、第４のトランジスタＱ
２３は第１のトランジスタＱ２１に比して配線負荷容量
が少ないため、上記第１のトランジスタＱ２１より速く
エミッタ部の電位降下が起きる。この電位降下によりダ
イオードＱ２４のアノード、即ち第２のトランジスタＱ
２２のベース電位も比較的速く降下することとなり、第
２のトランジスタＱ２２がＯＮ状態となる。この第２の
トランジスタＱ２２の駆動により抵抗Ｒ２２に流れる電
流が増加して第３のトランジスタＱ２６の駆動閾値電圧
を越える電圧が印加されて、第３のトランジスタＱ２６
をＯＮ状態とする。
２２両端の電位差は０．６ （Ｖ）となり、第３のトラ
ンジスタＱ２６を流れる電流は殆ど無視できる値である
。ここで、出力立ち下がり状態（人力にＬレベル（例え
ば、−０，５Ｖ）の電圧を印加）を仮定すると、第１の
トランジスタＱ２１及び第４のトランジスタＱ２３のベ
ース電位が下降する。このとき、第４のトランジスタＱ
２３は第１のトランジスタＱ２１に比して配線負荷容量
が少ないため、上記第１のトランジスタＱ２１より速く
エミッタ部の電位降下が起きる。この電位降下によりダ
イオードＱ２４のアノード、即ち第２のトランジスタＱ
２２のベース電位も比較的速く降下することとなり、第
２のトランジスタＱ２２がＯＮ状態となる。この第２の
トランジスタＱ２２の駆動により抵抗Ｒ２２に流れる電
流が増加して第３のトランジスタＱ２６の駆動閾値電圧
を越える電圧が印加されて、第３のトランジスタＱ２６
をＯＮ状態とする。
このＯＮ状態となった第３のトランジスタＱ２６は出力
端子Ｔ からの負荷側放電電流の放電を促ａｔ 進する。この出力端子の放電が終わり、電位が低レベル
になると第２のトランジスタＱ２２のベース・エミッタ
間電圧Ｖ が小さ（なり、抵抗Ｒ２２をＥ 流れる電流が定常状態となり第４のトランジスタＱ２６
をＯＦＦ状態とする。
端子Ｔ からの負荷側放電電流の放電を促ａｔ 進する。この出力端子の放電が終わり、電位が低レベル
になると第２のトランジスタＱ２２のベース・エミッタ
間電圧Ｖ が小さ（なり、抵抗Ｒ２２をＥ 流れる電流が定常状態となり第４のトランジスタＱ２６
をＯＦＦ状態とする。
また、上記実施例においては第１、第３のトランジスタ
Ｑ 、Ｑ をＮＰＮ形に、第２のトラン１２６ ジスタＱ２２をＰＮＰ形の各トランジスタとして構成し
たが、第１、第３のトランジスタＱ ＳＱ１２６ をＰＮＰ形に、第２のトランジスタＱ２２をＮＰＮ形の
各トランジスタとして構成することもできる。
Ｑ 、Ｑ をＮＰＮ形に、第２のトラン１２６ ジスタＱ２２をＰＮＰ形の各トランジスタとして構成し
たが、第１、第３のトランジスタＱ ＳＱ１２６ をＰＮＰ形に、第２のトランジスタＱ２２をＮＰＮ形の
各トランジスタとして構成することもできる。
さらに、上記実施例においては放電検知用の抵抗Ｒ２゜
と該抵抗により放電を検知した場合にＯＮ状態となって
放電を促進する第３のトランジスタＱ２６とを１組とし
て従来回路に追加する構成としたが、１組に限定される
ことなく第３図に示す如く任意の複数組を接続する構成
となることもできる。
と該抵抗により放電を検知した場合にＯＮ状態となって
放電を促進する第３のトランジスタＱ２６とを１組とし
て従来回路に追加する構成としたが、１組に限定される
ことなく第３図に示す如く任意の複数組を接続する構成
となることもできる。
さらにまた、上記実施例においては放電検知用の抵抗Ｒ
２２を設ける構成としたが、抵抗以外のインピーダンス
素子にて構成することもできる。
２２を設ける構成としたが、抵抗以外のインピーダンス
素子にて構成することもできる。
以上のように本発明によれば、相補的に駆動するように
接続された１組トランジスタにインピーダンス素子に接
続し、該インピーダンス素子の定常時の電圧降下値より
高い駆動閾値電圧で駆動するトランジスタを並列接続す
る構成を採ったことが、放電電流をインピーダンス素子
で検知して上記トランジスタをＯＮ状態として複数のト
ランジスタを通る放電経路で短時間で放電できることと
なり、電流切替の高速化による駆動能力を向上できる効
果を奏する。また、簡略な回路構成とすることができる
効果も併有する。
接続された１組トランジスタにインピーダンス素子に接
続し、該インピーダンス素子の定常時の電圧降下値より
高い駆動閾値電圧で駆動するトランジスタを並列接続す
る構成を採ったことが、放電電流をインピーダンス素子
で検知して上記トランジスタをＯＮ状態として複数のト
ランジスタを通る放電経路で短時間で放電できることと
なり、電流切替の高速化による駆動能力を向上できる効
果を奏する。また、簡略な回路構成とすることができる
効果も併有する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例に係る回路構成図、第３図は
本発明の他の実施例に係る回路構成図、第４図は従来の
電源切替形論理回路の回路構成図を示す。 １・・・カレントスイッチ部（Ｃ８部）２．３・・・エ
ミッタフォロワ部ＣＥＦ部）４・・・正の電源（Ｇ Ｎ
Ｄ） ５・・・負の電源（−■、ρ Ｑ −Ｑ 、Ｑ −Ｑ 、Ｑ 、Ｑ 、Ｑ
〜０１ ０３ ２１ ２３ ２５ ２６
ＩＩＱＱＱ ・・・トランジスタ １３ゝ １５ゝ １６ Ｑ 、、Ｑ ・・・ダイオード ４２４ Ｒ−Ｒ，Ｒ，ＲＲ，Ｒ・・・抵抗 ０１ ０３ ＩＩ １２’ ２１ ２２
Ｎ Ｄ 本発明Ｉ）原埴跣明ａ ｖ３１ ■ ＮＤ
本発明の他の実施例に係る回路構成図、第４図は従来の
電源切替形論理回路の回路構成図を示す。 １・・・カレントスイッチ部（Ｃ８部）２．３・・・エ
ミッタフォロワ部ＣＥＦ部）４・・・正の電源（Ｇ Ｎ
Ｄ） ５・・・負の電源（−■、ρ Ｑ −Ｑ 、Ｑ −Ｑ 、Ｑ 、Ｑ 、Ｑ
〜０１ ０３ ２１ ２３ ２５ ２６
ＩＩＱＱＱ ・・・トランジスタ １３ゝ １５ゝ １６ Ｑ 、、Ｑ ・・・ダイオード ４２４ Ｒ−Ｒ，Ｒ，ＲＲ，Ｒ・・・抵抗 ０１ ０３ ＩＩ １２’ ２１ ２２
Ｎ Ｄ 本発明Ｉ）原埴跣明ａ ｖ３１ ■ ＮＤ
Claims (1)
- 【特許請求の範囲】 高電位側電源と低電源側電源に相補的に駆動するように
第１のトランジスタ（Ｑ＿２＿１）と第２のトランジス
タ（Ｑ＿２＿２）とを直列接続し、該接続点を出力端子
（Ｔ＿ｏ＿ｕ＿ｔ）とする電流切替形論理回路の出力回
路において、 上記電源のいずれか一方の側と第２のトランジスタ（Ｑ
＿２＿２）との間にインピーダンス素子（Ｚ）を直列接
続し、上記第１のトランジスタ（Ｑ＿２＿１）と同じ導
電型で且つ上記インピーダンス素子（Ｚ）による定常時
の電圧降下値より高い駆動閾値電圧で駆動する第３のト
ランジスタ（Ｑ＿２＿６）を上記第２のトランジスタ（
Ｑ＿２＿２）及びインピーダンス素子（Ｚ）からなる直
列回路に対して並列接続し、該第３のトランジスタ（Ｑ
＿２＿６）の制御端子を上記第２のトランジスタ（Ｑ＿
２＿２）とインピーダンス素子（Ｚ）との接続点に接続
したことを特徴とする電流切替形論理回路の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24674789A JPH03108912A (ja) | 1989-09-22 | 1989-09-22 | 電流切替形論理回路の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24674789A JPH03108912A (ja) | 1989-09-22 | 1989-09-22 | 電流切替形論理回路の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108912A true JPH03108912A (ja) | 1991-05-09 |
Family
ID=17153057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24674789A Pending JPH03108912A (ja) | 1989-09-22 | 1989-09-22 | 電流切替形論理回路の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108912A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235868A (ja) * | 1994-02-23 | 1995-09-05 | Nec Corp | 電流バッファ回路 |
-
1989
- 1989-09-22 JP JP24674789A patent/JPH03108912A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235868A (ja) * | 1994-02-23 | 1995-09-05 | Nec Corp | 電流バッファ回路 |
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