JPH0331014B2 - - Google Patents
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- Publication number
- JPH0331014B2 JPH0331014B2 JP55026954A JP2695480A JPH0331014B2 JP H0331014 B2 JPH0331014 B2 JP H0331014B2 JP 55026954 A JP55026954 A JP 55026954A JP 2695480 A JP2695480 A JP 2695480A JP H0331014 B2 JPH0331014 B2 JP H0331014B2
- Authority
- JP
- Japan
- Prior art keywords
- collector
- transistor
- voltage
- input
- constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、論理回路、特に複数の入力端子を
有する電流切換型論理回路に関するものである。
有する電流切換型論理回路に関するものである。
一般に論理回路のスイツチング特性は、立ち上
がり時間立ち下がり時間および伝搬遅延時間が重
要な要素であり特に、高速動作を特徴とする電流
切換型論理回路では、優れたスイツチング特性を
得る事が大きな目標となつている。
がり時間立ち下がり時間および伝搬遅延時間が重
要な要素であり特に、高速動作を特徴とする電流
切換型論理回路では、優れたスイツチング特性を
得る事が大きな目標となつている。
第１図は、ｎ個の入力端子をもつ従来の電流切
換型論理回路について示したものでありベースを
入力端子とし並列接続された入力トランジスタ
T1〜Toと、エミツタがT1〜Toの共通エミツタに
接続されると共に定電流源を介して第１の電圧源
に接続され、ベースが基準電圧源に接続された基
準トランジスタTRのコレクタをそれぞれ負荷抵
抗を介して第２の電圧源に接続し、T1〜Toのコ
レクタ電圧の変化を出力として取り出すものであ
る。しかしながらこの種の電流切換型論理回路に
おいては入力トランジスタの全てのコレクタが共
通接続されているため入力トランジスタ数の増加
に伴ない入力トランジスタの共通コレクタ部のコ
レクタ容量が増大し負荷抵抗値とコレクタ容量値
の積で決まる負荷抵抗部の時定数が大きくなり、
立ち上がり時間、立ち下がり時間、伝搬遅延時間
が増大する欠点があつた。
換型論理回路について示したものでありベースを
入力端子とし並列接続された入力トランジスタ
T1〜Toと、エミツタがT1〜Toの共通エミツタに
接続されると共に定電流源を介して第１の電圧源
に接続され、ベースが基準電圧源に接続された基
準トランジスタTRのコレクタをそれぞれ負荷抵
抗を介して第２の電圧源に接続し、T1〜Toのコ
レクタ電圧の変化を出力として取り出すものであ
る。しかしながらこの種の電流切換型論理回路に
おいては入力トランジスタの全てのコレクタが共
通接続されているため入力トランジスタ数の増加
に伴ない入力トランジスタの共通コレクタ部のコ
レクタ容量が増大し負荷抵抗値とコレクタ容量値
の積で決まる負荷抵抗部の時定数が大きくなり、
立ち上がり時間、立ち下がり時間、伝搬遅延時間
が増大する欠点があつた。
本発明の目的は従来の回路における本質的欠点
を軽減し入力端子数が増加した場合においても優
れたスイツチング特性を有する回路を提供するこ
とにある。
を軽減し入力端子数が増加した場合においても優
れたスイツチング特性を有する回路を提供するこ
とにある。
この発明によれば、ベースを入力端子とする複
数個並列接続された入力トランジスタ群と、エミ
ツタが該入力トランジスタ群のエミツタに接続さ
れると共に定電流源を介して第１の電圧源に接続
され、コレクタが抵抗を介して第２の電圧源に接
続されると共にベースが基準電圧源に接続された
基準トランジスタTRと、エミツタが前記入力ト
ランジスタ群のコレクタに接続されコレクタが抵
抗を介して第２の電圧源に接続されると共にベー
スに定電圧を印加する定電圧トランジスタTVを
有しTVのコレクタの電圧変化を出力として取り
出す回路において、入力トランジスタ数の増加に
伴ないコレクタ容量が増加する入力トランジスタ
のコレクタの電圧変化を小さくし、かつコレクタ
容量の小さな定電圧トランジスタTVのコレクタ
の電圧変化を出力として取り出すことにより、入
力トランジスタ数が増加しても優れたスイツチン
グ特性を有する論理回路が得られる。
数個並列接続された入力トランジスタ群と、エミ
ツタが該入力トランジスタ群のエミツタに接続さ
れると共に定電流源を介して第１の電圧源に接続
され、コレクタが抵抗を介して第２の電圧源に接
続されると共にベースが基準電圧源に接続された
基準トランジスタTRと、エミツタが前記入力ト
ランジスタ群のコレクタに接続されコレクタが抵
抗を介して第２の電圧源に接続されると共にベー
スに定電圧を印加する定電圧トランジスタTVを
有しTVのコレクタの電圧変化を出力として取り
出す回路において、入力トランジスタ数の増加に
伴ないコレクタ容量が増加する入力トランジスタ
のコレクタの電圧変化を小さくし、かつコレクタ
容量の小さな定電圧トランジスタTVのコレクタ
の電圧変化を出力として取り出すことにより、入
力トランジスタ数が増加しても優れたスイツチン
グ特性を有する論理回路が得られる。
第２図により、本発明の第１の実施例を入力端
子数ｎ個の場合について示す。ベースを入力端子
とし、並列接続された入力トランジスタT1〜To
と、エミツタが入力トランジスタ群のエミツタに
接続されると共に定電流源を介して第１の電圧源
に接続されベースが基準電圧源に接続された基準
トランジスタTRと、エミツタが入力トランジス
タT1〜Toのコレクタに接続されベースが定電圧
源に接続された定電圧トランジスタTVから成り
定電圧トランジスタTVおよび基準トランジスタ
TRのコレクタをそれぞれ負荷抵抗R1およびR2を
介して電圧源２に接続し、定電圧トランジスタ
TVのコレクタの電圧変化を出力として取り出す
回路である。
子数ｎ個の場合について示す。ベースを入力端子
とし、並列接続された入力トランジスタT1〜To
と、エミツタが入力トランジスタ群のエミツタに
接続されると共に定電流源を介して第１の電圧源
に接続されベースが基準電圧源に接続された基準
トランジスタTRと、エミツタが入力トランジス
タT1〜Toのコレクタに接続されベースが定電圧
源に接続された定電圧トランジスタTVから成り
定電圧トランジスタTVおよび基準トランジスタ
TRのコレクタをそれぞれ負荷抵抗R1およびR2を
介して電圧源２に接続し、定電圧トランジスタ
TVのコレクタの電圧変化を出力として取り出す
回路である。
該回路において定電圧トランジスタのベース電
位をトランジスタT1〜ToおよびTVが飽和しない
範囲内の適当な電位に設定すれば入力トランジス
タT1〜Toの少なくとも１個以上が導通すれば定
電圧トランジスタTVは導通しそれ以外の場合に
は、TVはしや断状態になりTVのコレクタの電圧
変化を出力として取り出せば第１図に示した従来
の電流切換型論理回路と全く同じ論理動作を実現
出来る。
位をトランジスタT1〜ToおよびTVが飽和しない
範囲内の適当な電位に設定すれば入力トランジス
タT1〜Toの少なくとも１個以上が導通すれば定
電圧トランジスタTVは導通しそれ以外の場合に
は、TVはしや断状態になりTVのコレクタの電圧
変化を出力として取り出せば第１図に示した従来
の電流切換型論理回路と全く同じ論理動作を実現
出来る。
該回路において定電圧トランジスタのエミツタ
電流は入力トランジスタの各々のコレクタ電流の
総和に等しくエミツタ電流に依存する定電圧トラ
ンジスタのVBEの変化は入力トランジスタのしや
断時と導通時のTBEの変化にほぼ等しい。したが
つて入力と出力の論理振巾の等しい通常の電流切
換論理回路においては、定電圧トランジスタの
VBEの変化および入力トランジスタのコレクタ電
位の変化は出力論理振巾の約1/2となり、スイツ
チング時における入力端子からみたコレクタ電圧
の変化が帰還容量を通して帰還するミラー効果が
減少し、スイツチング特性が改善される。
電流は入力トランジスタの各々のコレクタ電流の
総和に等しくエミツタ電流に依存する定電圧トラ
ンジスタのVBEの変化は入力トランジスタのしや
断時と導通時のTBEの変化にほぼ等しい。したが
つて入力と出力の論理振巾の等しい通常の電流切
換論理回路においては、定電圧トランジスタの
VBEの変化および入力トランジスタのコレクタ電
位の変化は出力論理振巾の約1/2となり、スイツ
チング時における入力端子からみたコレクタ電圧
の変化が帰還容量を通して帰還するミラー効果が
減少し、スイツチング特性が改善される。
また、入力トランジスタT1〜Toの全てのトラ
ンジスタがしや断の状態から、いずれかが導通の
状態になつた場合、トランジスタT1〜Toおよび
TVのコレクタ容量は定電流源の電流値によつて
決定する速度で放電されるために、スイツチング
特性は、容量値と端子電圧の変化の積で表わされ
るスイツチング時の充放電々荷の総和に関係す
る。
ンジスタがしや断の状態から、いずれかが導通の
状態になつた場合、トランジスタT1〜Toおよび
TVのコレクタ容量は定電流源の電流値によつて
決定する速度で放電されるために、スイツチング
特性は、容量値と端子電圧の変化の積で表わされ
るスイツチング時の充放電々荷の総和に関係す
る。
従つてT1〜ToおよびTVのコレクタ容量が各々
すべて等しくその値がＣであり、入力および出力
の論理振巾をVWとした場合、スイツチング時の
各コレクタ容量の放電々荷の総和Ｑを第１図にお
いてQ1とすれば Q1＝Ｃ×ｎ×VW＝nCVw で表わされ同様に第２図の回路においてQ2は Q2＝Ｃ×ｎ×VW／２＋Ｃ×VW ＝（１＋ｎ／２）・Ｃ・VW となり本回路を用いた場合、放電々荷の総和を
（ｎ／２−１）・Ｃ・VWだけ減少出来立ち下がりおよ びスイツチング時間を速くできる。さらに入力ト
ランジスタT1〜Toが導通状態からしや断状態に
変化した場合、共通コレクタの容量はTVを介し
て充電され共通コレクタ電位が上昇するため、ベ
ースが定電圧源に接続されたTVのベース・エミ
ツタ電圧VBEが減少する。VBEの変化に対するコ
レクタ電流の変化は、指数関数的でありVBEのわ
ずかな減少によりTVのコレクタ電流は、急激に
減少するため、出力電圧の変化は、入力トランジ
スタ数の増加に伴なう共通コレクタのコレクタ容
量が増加しても、わずかな遅れを要するだけで
TVのコレクタ容量値と負荷抵抗値との積である
時定数によつて決定され、優れたスイツチング特
性を有する論理回路が得られる。
すべて等しくその値がＣであり、入力および出力
の論理振巾をVWとした場合、スイツチング時の
各コレクタ容量の放電々荷の総和Ｑを第１図にお
いてQ1とすれば Q1＝Ｃ×ｎ×VW＝nCVw で表わされ同様に第２図の回路においてQ2は Q2＝Ｃ×ｎ×VW／２＋Ｃ×VW ＝（１＋ｎ／２）・Ｃ・VW となり本回路を用いた場合、放電々荷の総和を
（ｎ／２−１）・Ｃ・VWだけ減少出来立ち下がりおよ びスイツチング時間を速くできる。さらに入力ト
ランジスタT1〜Toが導通状態からしや断状態に
変化した場合、共通コレクタの容量はTVを介し
て充電され共通コレクタ電位が上昇するため、ベ
ースが定電圧源に接続されたTVのベース・エミ
ツタ電圧VBEが減少する。VBEの変化に対するコ
レクタ電流の変化は、指数関数的でありVBEのわ
ずかな減少によりTVのコレクタ電流は、急激に
減少するため、出力電圧の変化は、入力トランジ
スタ数の増加に伴なう共通コレクタのコレクタ容
量が増加しても、わずかな遅れを要するだけで
TVのコレクタ容量値と負荷抵抗値との積である
時定数によつて決定され、優れたスイツチング特
性を有する論理回路が得られる。
第３図によりこの発明の第２の実施例を示す。
第１の実施例との違いは定電圧トランジスタTV
のベースが電圧源２に直接接続されていることで
あり出力論理振巾が小さい場合に適用出来、T1
〜Toの１個以上が導通すれば、TVは導通しそれ
以外の場合にはTVはしや断状態になりTVのコレ
クタ電圧の変化を出力として取り出せば第１の実
施例と全く同じ論理動作および本発明の効果が得
られる。前述した実施例につき、この発明の範囲
内で種々の変形を施すことが可能であり本発明は
特許請求の範囲記載の全てにおよびものである。
第１の実施例との違いは定電圧トランジスタTV
のベースが電圧源２に直接接続されていることで
あり出力論理振巾が小さい場合に適用出来、T1
〜Toの１個以上が導通すれば、TVは導通しそれ
以外の場合にはTVはしや断状態になりTVのコレ
クタ電圧の変化を出力として取り出せば第１の実
施例と全く同じ論理動作および本発明の効果が得
られる。前述した実施例につき、この発明の範囲
内で種々の変形を施すことが可能であり本発明は
特許請求の範囲記載の全てにおよびものである。
第１図は従来の論理回路を示す回路図である。
第２図および第３図は、この発明による論理回路
の第１および第２の実施例を示す回路図である。 T1〜To……トランジスタ、R1，R2……抵抗、
I1……定電流源、１，２……電圧源、３，４，
５，６，IN1〜INo……端子。
第２図および第３図は、この発明による論理回路
の第１および第２の実施例を示す回路図である。 T1〜To……トランジスタ、R1，R2……抵抗、
I1……定電流源、１，２……電圧源、３，４，
５，６，IN1〜INo……端子。
Claims (1)
- １ 複数の入力トランジスタを有する電流切換型
論理回路において、上記複数の入力トランジスタ
の共通接続されたコレクタと負荷素子との間にベ
ースに定電圧が印加されたトランジスタを介挿
し、該介挿されたトランジスタと前記負荷素子と
の接続部の電圧変化を出力として取り出すように
したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2695480A JPS56123128A (en) | 1980-03-04 | 1980-03-04 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2695480A JPS56123128A (en) | 1980-03-04 | 1980-03-04 | Logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56123128A JPS56123128A (en) | 1981-09-28 |
| JPH0331014B2 true JPH0331014B2 (ja) | 1991-05-02 |
Family
ID=12207541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2695480A Granted JPS56123128A (en) | 1980-03-04 | 1980-03-04 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56123128A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630113B1 (en) * | 1993-06-16 | 2001-02-21 | Koninklijke Philips Electronics N.V. | Integrated logic circuit with a single ended input logic gate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109363A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Gate circuit |
-
1980
- 1980-03-04 JP JP2695480A patent/JPS56123128A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56123128A (en) | 1981-09-28 |
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