JPH0311034B2 - - Google Patents
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- Publication number
- JPH0311034B2 JPH0311034B2 JP58163457A JP16345783A JPH0311034B2 JP H0311034 B2 JPH0311034 B2 JP H0311034B2 JP 58163457 A JP58163457 A JP 58163457A JP 16345783 A JP16345783 A JP 16345783A JP H0311034 B2 JPH0311034 B2 JP H0311034B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- clock
- internal clock
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は擬似スタテイツクメモリに関する。
半導体メモリは微細加工技術の進歩と共に集積
度の向上がなされてきた。特にダイナミツクメモ
リでは、メモリセルの構造が簡単であるため、高
集積化が可能であり、低価格という利点がある。
ところがメモリセルがダイナミツク回路であるた
め、スタンドバイ時にもメモリセルの内容を定期
的にリフレツシユしなければならず、外部コント
ロール系が複雑になるという欠点がある。この欠
点を改善するため、内部リフレツシユ回路を内蔵
し、スタンドバイ時には自動的にリフレツシユを
行なう擬似スタテイツクメモリの開発が行なわれ
るようになつてきた。
度の向上がなされてきた。特にダイナミツクメモ
リでは、メモリセルの構造が簡単であるため、高
集積化が可能であり、低価格という利点がある。
ところがメモリセルがダイナミツク回路であるた
め、スタンドバイ時にもメモリセルの内容を定期
的にリフレツシユしなければならず、外部コント
ロール系が複雑になるという欠点がある。この欠
点を改善するため、内部リフレツシユ回路を内蔵
し、スタンドバイ時には自動的にリフレツシユを
行なう擬似スタテイツクメモリの開発が行なわれ
るようになつてきた。
擬似スタテイツクメモリのリフレツシユモード
には端子にクロツクパルスを印加して自動
的にリフレツシユを行なうパルスリフレツシユモ
ードと、端子を低レベルに保つて、内部タ
イマ回路で決められる一定周期で自動的にリフレ
ツシユを行なうセルフリフレツシユモードがあ
る。
には端子にクロツクパルスを印加して自動
的にリフレツシユを行なうパルスリフレツシユモ
ードと、端子を低レベルに保つて、内部タ
イマ回路で決められる一定周期で自動的にリフレ
ツシユを行なうセルフリフレツシユモードがあ
る。
セルフリフレツシユモード時、リフレツシユに
要する電流は内部タイマ周期すなわちリフレツシ
ユ周期に反比例して減少するが、外部クロツクの
入力段で消費される直流電流は減少せず、全電流
が少なくならないという欠点があつた。
要する電流は内部タイマ周期すなわちリフレツシ
ユ周期に反比例して減少するが、外部クロツクの
入力段で消費される直流電流は減少せず、全電流
が少なくならないという欠点があつた。
かかる従来の擬似スタテイツクメモリの一例の
外部クロツクの入力段の回路図を第１図に示す。
ｐチヤネルMOSトランジスタ（以下、ｐ−
MOSTという。）Q1′とｎチヤネルMOSトランジ
スタ（以下、ｎ−MOSTという。）Q2′からなる
インバータで構成され、ｐ−MOSTQ1のドレイ
ンは内部クロツクRAS′、ゲートは外部クロツク
RAS、ソースは電源Vccに、又ｎ−MOSTQ2′の
ドレインは内部クロツクRAS′、ゲートは外部ク
ロツク、ソースは接地電位にそれぞれ接続
されている。この従来例では、外部クロツクが
TTLレベルの場合、入力インバータに直流電流
が流れ、消費電流が大きいという欠点があつた。
外部クロツクの入力段の回路図を第１図に示す。
ｐチヤネルMOSトランジスタ（以下、ｐ−
MOSTという。）Q1′とｎチヤネルMOSトランジ
スタ（以下、ｎ−MOSTという。）Q2′からなる
インバータで構成され、ｐ−MOSTQ1のドレイ
ンは内部クロツクRAS′、ゲートは外部クロツク
RAS、ソースは電源Vccに、又ｎ−MOSTQ2′の
ドレインは内部クロツクRAS′、ゲートは外部ク
ロツク、ソースは接地電位にそれぞれ接続
されている。この従来例では、外部クロツクが
TTLレベルの場合、入力インバータに直流電流
が流れ、消費電流が大きいという欠点があつた。
本発明の目的は、上記欠点を除去することによ
り、セルフリフレツシユモード時、外部クロツク
入力段に流れる直流電流を零にし、消費電流を低
減した擬似スタテイツクメモリを提供することに
ある。
り、セルフリフレツシユモード時、外部クロツク
入力段に流れる直流電流を零にし、消費電流を低
減した擬似スタテイツクメモリを提供することに
ある。
本発明の擬似スタテイツクメモリは、リフレツ
シユ回路をチツプに内蔵した擬似スタテイツクメ
モリにおいて、前記チツプの外部から供給される
外部クロツクおよび外部からのリフレツシユ制御
クロツクに基ずいて発生される内部クロツクを２
入力とする２入力NOR回路を入力段として含み、
前記リフレツシユ回路のセルフリフレツシユ時
に、前記内部クロツクを高レベルにすることによ
り構成される。
シユ回路をチツプに内蔵した擬似スタテイツクメ
モリにおいて、前記チツプの外部から供給される
外部クロツクおよび外部からのリフレツシユ制御
クロツクに基ずいて発生される内部クロツクを２
入力とする２入力NOR回路を入力段として含み、
前記リフレツシユ回路のセルフリフレツシユ時
に、前記内部クロツクを高レベルにすることによ
り構成される。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第２図は本発明の一実施例の要部を示す回路図
である。
である。
本実施例は、内部リフレツシユ回路を内蔵した
擬似スタテイツクメモリにおいて、一方の入力が
外部クロツクに他方の入力が内部クロツク
PCに接続されたｐ−MOSTQ10，Q11とｎ−
MOSTQ12，Q13からなる２入力NOR回路８を外
部クロツクの入力段として含むことから構
成される。
擬似スタテイツクメモリにおいて、一方の入力が
外部クロツクに他方の入力が内部クロツク
PCに接続されたｐ−MOSTQ10，Q11とｎ−
MOSTQ12，Q13からなる２入力NOR回路８を外
部クロツクの入力段として含むことから構
成される。
ｐ−MOSTQ10のドレインは節点４に、ゲート
は外部クロツクに、ソースは電源Vccに、
ｐ−MOSTQ11のドレインは節点５に、ゲートは
内部クロツクPCに、ソースは節点４に、ｎ−
MOSTQ12のドレインは節点５に、ゲートは外部
クロツクに、ソースは接地電位に、ｎ−
MOSTQ13のドレインは節点５に、ゲートは内部
クロツクPCに、ソースは接地電位にそれぞれ接
続されている。なお、第２図は外部クロツク
RAS及びリフレツシユ制御クロツクの入
力回路を示しており、Q1，Q3，Q6，Q8，Q10，
Q11，Q14，Q16，Q17はｐ−MOSTであり、Q2，
Q4，Q5，Q7，Q9，Q12，Q13，Q15，Q18，Q19は
ｎ−MOSTである。RFQ，，RAS′は内部ク
ロツクを示す。
は外部クロツクに、ソースは電源Vccに、
ｐ−MOSTQ11のドレインは節点５に、ゲートは
内部クロツクPCに、ソースは節点４に、ｎ−
MOSTQ12のドレインは節点５に、ゲートは外部
クロツクに、ソースは接地電位に、ｎ−
MOSTQ13のドレインは節点５に、ゲートは内部
クロツクPCに、ソースは接地電位にそれぞれ接
続されている。なお、第２図は外部クロツク
RAS及びリフレツシユ制御クロツクの入
力回路を示しており、Q1，Q3，Q6，Q8，Q10，
Q11，Q14，Q16，Q17はｐ−MOSTであり、Q2，
Q4，Q5，Q7，Q9，Q12，Q13，Q15，Q18，Q19は
ｎ−MOSTである。RFQ，，RAS′は内部ク
ロツクを示す。
次に、第３図に示すタイムチヤートを参照して
本実施例の動作を説明する。
本実施例の動作を説明する。
時刻t1でクロツクが高レベルから低レベ
ルに変化すると、節点１は高レベルになるが内部
クロツクRFQが低レベルであるため、節点２は
高レベルを保持する。時刻t2で内部クロツク
が高レベルから低レベルに変わると、内部クロツ
クRAS′が高レベルになり、リフレツシユが行な
われ、時刻t3でリフレツシユが終了し、内部クロ
ツクが低レベルから高レベルに変わる。
RFSHクロツクが低レベルを保持し続けると、時
刻t5で内部クロツクRFQが低レベルから高レベル
に変わり、セルフリフレツシユモードになると、
節点２が低レベルに、内部クロツクPCが高レベ
ルに変化し、ｐ−MOSTQ11がオフし、外部クロ
ツクの入力段の直流電流をしや断する。時
刻t6で内部クロツクが高レベルから低レベル
に変わると、内部クロツクRAS′が高レベルにな
りリフレツシユが行なわれ、時刻t7でリフレツシ
ユが終了し、内部クロツクが低レベルから高
レベルに変わる。時刻t8でクロツクが低レ
ベルから高レベルに変わり、セルフリフレツシユ
モードを解除すると、節点１が低レベル、節点２
が高レベルになり、内部クロツクPCが時刻t9で
低レベルになる。
ルに変化すると、節点１は高レベルになるが内部
クロツクRFQが低レベルであるため、節点２は
高レベルを保持する。時刻t2で内部クロツク
が高レベルから低レベルに変わると、内部クロツ
クRAS′が高レベルになり、リフレツシユが行な
われ、時刻t3でリフレツシユが終了し、内部クロ
ツクが低レベルから高レベルに変わる。
RFSHクロツクが低レベルを保持し続けると、時
刻t5で内部クロツクRFQが低レベルから高レベル
に変わり、セルフリフレツシユモードになると、
節点２が低レベルに、内部クロツクPCが高レベ
ルに変化し、ｐ−MOSTQ11がオフし、外部クロ
ツクの入力段の直流電流をしや断する。時
刻t6で内部クロツクが高レベルから低レベル
に変わると、内部クロツクRAS′が高レベルにな
りリフレツシユが行なわれ、時刻t7でリフレツシ
ユが終了し、内部クロツクが低レベルから高
レベルに変わる。時刻t8でクロツクが低レ
ベルから高レベルに変わり、セルフリフレツシユ
モードを解除すると、節点１が低レベル、節点２
が高レベルになり、内部クロツクPCが時刻t9で
低レベルになる。
以上説明したように、セルフリフレツシユモー
ドの期間は、内部クロツクPCが高レベルを保持
し（時刻t5〜時刻t9）、ｐ−MOSTQ11がオフ状態
であるため、外部クロツクRASの入力段に流れ
る直流電流径路がなくなり、電流が流れなくな
る。従つて、セルフリフレツシユモード時の消費
電流を低く抑えることが可能となる。
ドの期間は、内部クロツクPCが高レベルを保持
し（時刻t5〜時刻t9）、ｐ−MOSTQ11がオフ状態
であるため、外部クロツクRASの入力段に流れ
る直流電流径路がなくなり、電流が流れなくな
る。従つて、セルフリフレツシユモード時の消費
電流を低く抑えることが可能となる。
以上、詳細に説明したとおり、本発明の擬似ス
タテイツクメモリは、外部クロツクと内部クロツ
クを入力とする２入力NOR回路を外部クロツク
の入力段として備え、セルフリフレツシユモード
時に内部クロツクを高レベルにすることにより、
入力手段をしや断してしまうため、従来のように
入力段に直流電流は流れなくなり、消費電流を少
く抑えることができるという効果を有している。
タテイツクメモリは、外部クロツクと内部クロツ
クを入力とする２入力NOR回路を外部クロツク
の入力段として備え、セルフリフレツシユモード
時に内部クロツクを高レベルにすることにより、
入力手段をしや断してしまうため、従来のように
入力段に直流電流は流れなくなり、消費電流を少
く抑えることができるという効果を有している。
第１図は従来の擬似スタテイツクメモリの一例
の外部クロツクの入力段の回路図、第２図は本発
明の一実施例の要部を示す回路図、第３図は第２
図の動作を説明するタイミングチヤートである。 １〜７……節点、８……２入力NOR回路、
Q1，Q3，Q6，Q8，Q10，Q11，Q14，Q16，Q17…
…ｐチヤネルMOSトランジスタ、Q2，Q4，Q5，
Q7，Q9，Q12，Q13，Q15，Q18，Q19……ｎチヤネ
ルMOSトランジスタ、PC，RFQ，，RAS′…
…内部クロツク、……リフレツシユ制御ク
ロツク、……外部クロツク、Vcc……電源。
の外部クロツクの入力段の回路図、第２図は本発
明の一実施例の要部を示す回路図、第３図は第２
図の動作を説明するタイミングチヤートである。 １〜７……節点、８……２入力NOR回路、
Q1，Q3，Q6，Q8，Q10，Q11，Q14，Q16，Q17…
…ｐチヤネルMOSトランジスタ、Q2，Q4，Q5，
Q7，Q9，Q12，Q13，Q15，Q18，Q19……ｎチヤネ
ルMOSトランジスタ、PC，RFQ，，RAS′…
…内部クロツク、……リフレツシユ制御ク
ロツク、……外部クロツク、Vcc……電源。
Claims (1)
- １ リフレツシユ回路をチツプに内蔵した擬似ス
タテイツクメモリにおいて、前記チツプの外部か
ら供給される外部クロツクおよび外部からのリフ
レツシユ制御クロツクに基ずいて発生される内部
クロツクを２入力とする２入力NOR回路を入力
段として含み、前記リフレツシユ回路のセルフリ
フレツシユ時に、前記内部クロツクを高レベルに
することを特徴とする擬似スタテイツクメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163457A JPS6055593A (ja) | 1983-09-06 | 1983-09-06 | 擬似スタティックメモリ |
| US06/647,573 US4688196A (en) | 1983-09-06 | 1984-09-06 | Semiconductor dynamic memory device with less power consumption in internal refresh mode |
| DE19843432799 DE3432799A1 (de) | 1983-09-06 | 1984-09-06 | Dynamische halbleiterspeicheranordnung mit geringerem energieverbrauch beim internen regenerationsbetrieb |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163457A JPS6055593A (ja) | 1983-09-06 | 1983-09-06 | 擬似スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055593A JPS6055593A (ja) | 1985-03-30 |
| JPH0311034B2 true JPH0311034B2 (ja) | 1991-02-15 |
Family
ID=15774243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163457A Granted JPS6055593A (ja) | 1983-09-06 | 1983-09-06 | 擬似スタティックメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4688196A (ja) |
| JP (1) | JPS6055593A (ja) |
| DE (1) | DE3432799A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2629172B2 (ja) * | 1986-02-04 | 1997-07-09 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS62188096A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 半導体記憶装置のリフレツシユ動作タイミング制御回路 |
| JPH0612616B2 (ja) * | 1986-08-13 | 1994-02-16 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH01118292A (ja) * | 1987-10-30 | 1989-05-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| US5262998A (en) * | 1991-08-14 | 1993-11-16 | Micron Technology, Inc. | Dynamic random access memory with operational sleep mode |
| JP2870312B2 (ja) * | 1992-07-28 | 1999-03-17 | 日本電気株式会社 | 半導体メモリ回路の調整方法 |
| JP3759758B2 (ja) * | 1994-02-03 | 2006-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH1173769A (ja) * | 1997-08-27 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置 |
| US6334167B1 (en) | 1998-08-31 | 2001-12-25 | International Business Machines Corporation | System and method for memory self-timed refresh for reduced power consumption |
| US6563746B2 (en) * | 1999-11-09 | 2003-05-13 | Fujitsu Limited | Circuit for entering/exiting semiconductor memory device into/from low power consumption mode and method of controlling internal circuit at low power consumption mode |
| JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
| CN1207715C (zh) * | 2000-08-09 | 2005-06-22 | 富士通株式会社 | 半导体存储器件及其控制方法 |
| US6430073B1 (en) | 2000-12-06 | 2002-08-06 | International Business Machines Corporation | Dram CAM cell with hidden refresh |
| JP3724464B2 (ja) * | 2002-08-19 | 2005-12-07 | 株式会社デンソー | 半導体圧力センサ |
| US7533919B2 (en) | 2005-11-29 | 2009-05-19 | Faurecia Innenraum Systeme Gmbh | Storage compartment for a motor vehicle, glove compartment and dash board |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4005395A (en) * | 1975-05-08 | 1977-01-25 | Sperry Rand Corporation | Compatible standby power driver for a dynamic semiconductor |
| JPS53117341A (en) * | 1977-03-24 | 1978-10-13 | Toshiba Corp | Semiconductor memory |
| US4207618A (en) * | 1978-06-26 | 1980-06-10 | Texas Instruments Incorporated | On-chip refresh for dynamic memory |
| JPS5690483A (en) * | 1979-12-19 | 1981-07-22 | Fujitsu Ltd | Address buffer circuit |
| DE3009872C2 (de) * | 1980-03-14 | 1984-05-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Regenerieren von in einem dynamischen MOS-Speicher gespeicherten Daten unter Berücksichtigung von Schreib- und Lesezyklen und Schaltungsanordnung zur Durchführung des Verfahrens |
| JPS5873096A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | 半導体メモリ |
| JPS58155596A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| JPS6020396A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 信号入力回路 |
-
1983
- 1983-09-06 JP JP58163457A patent/JPS6055593A/ja active Granted
-
1984
- 1984-09-06 DE DE19843432799 patent/DE3432799A1/de active Granted
- 1984-09-06 US US06/647,573 patent/US4688196A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3432799A1 (de) | 1985-04-04 |
| DE3432799C2 (ja) | 1989-12-28 |
| US4688196A (en) | 1987-08-18 |
| JPS6055593A (ja) | 1985-03-30 |
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