JPS60204260A - スイツチングレギユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複写機等の定電圧電源として一般に用いら
れているＦＦＣ（フィードフォアードコンバータ）型の
スイッチングレギュレータに関し、特にこの電圧制御能
率を高めるための回路構成の改良に関する。

〔従来技術〕

一般に、この種のスイッチングレギュレータは、所要に
パルス幅制御されたパルス信号を受入するパルストラン
スやこのパルストランスの出力に応じてオン−オフする
トランジスタ、さらにはこのトランジスタのオン−オフ
態様と逆の態様をもって駆動されるようｌこなるインバ
ータトランス等具えて構成されており、上記トランジス
タのオン時間とオフ時間との比によって上記インバータ
トランスを介して出力される最終出力電圧の値をコント
ロールするようにしている。この従来のスイッチングレ
ギュレータの一例を第１図に示す。

すなわち第１図において、ＰＷＭ（パルス幅変調（制御
回路１は、トランジスタＱ１を所要のタイミングをもっ
て周期的にオン−オフせしめることにより、定電圧源２
から出力される定電圧をパルス化すなわち交流化する回
路であり、この交流化された信号がパルストランスＰＴ
により所定に変圧されて該スイッチングレギュレータの
入力電圧ＶＩＮとなる。この電圧ＶＩＮは、ダイオード
Ｄ１およびＤ２によって構成されるベーカークランプ回
路を介してトランジスタ９２のベース電極およびコレク
タ電極にそれぞれ加えられ、この正バイアスをもって同
トランジスタＱ２をオン状態とし、またこの逆バイアス
をもって同トランジスタＱ２をオフ状態とする。これに
よりインバータトランスＩＴからは、その電圧値が定電
圧源３から出力される電圧（正確には定電圧源３の電圧
からトランジスタＱ２のコレクターエミッタ間電圧ＶＣ
Ｅを引いた電圧）に対応し、その交流周期が上記トラン
ジスタＱ２のオ゛ンーオフ周期に対応した交流電圧ＶＯ
ＵＴが得られるようになる。周知のように、同インバー
タトランスＩＴの出力電圧ＶＯＵＴは、この後適宜に整
流されて、上記トランジスタＱ２のオン時間とオフ時間
との比、および上記定電圧源３の出力電圧値に対応した
値をもつ直流電圧として種々電気回路に供給される。

なお、この第１図に示した回路において、上記パルスト
ランスＦＴの出力端子と上記トランジスタＱ２のベース
電極との間に図示の如く並列に接続されるコンデンサＣ
１は、上述したトランジスタＱ２のスイッチング動作を
速めるために設けられたものであり、同トランジスタＱ
２の逆バイアス時、この充電エネルギにより上記パルス
トランスＰＴのフライバンク電圧を付勢するよう機能す
る。

また、同じくこの回路において、上記定電圧源３の出力
と上記トランジスタＱ２のコレクタ電極との間に図示の
如く接続されているコンデンサＣ２は、同トランジスタ
Ｑ２のコレクターエミッタ間電圧ＶＣＨのピーク値を抑
えるよう機能する。

ところで、このような従来のスイッチングレギュレータ
においては、上記インバータトランスＩＴを駆動するた
めの上述したトランジスタＱ２のスイッチングに際し、
同トランジスタＱ２に対する正バイアス時は、前記電圧
Ｖ　Ｉ　、Ｈの立上りのエネルギによって充分な正のベ
ース電流中ＩＢが得られることから、比較的短い時間を
もってこれをオン状態とすることができたが、同トラン
ジスタＱ２に対する逆バイアス時は、上記コンデンサＣ
１を有しているものの、このエネルギとしては上述した
該コンデンサＣ１の充電エネルギとパルストランスＰＴ
のフライバック電圧としかないことから、負方向のベー
ス電流−ＩＢが満足に得られず、したがって同トランジ
スタＱ２のオフタイム（オフするまでの時間）を十分に
縮めることができなかりた。勿論これでは、トランジス
タＱ２のストレージタイムが長くなり、インバータトラ
ンスＩＴの駆動能率も悪いものとなる。

またさらに、上記トランジスタＱ２のコレクターエミッ
タ間電圧ＶＣＥは、上述したように定電圧源３の出力に
対応していてインバータトランスＩＴのリセット時には
この定電圧源３の出力値の大計２倍となるが、第１図に
示したような従来のスイッチングレギュレータの構成で
は、同トランジスタＱ２の安全動作領域（以下ＡＯ８領
域という）の制限からこのコレクターエミッタ間ＶＣＥ
をあまり大きくとることができず、したがって上記定電
圧源３の出力値にもおのずと制限が加えられていた。勿
論これでは、上記インバータトランスＩＴの出力を整流
して最終的に得ようとする電圧の値も制限されることと
なって汎用性に乏しいものきなる。

〔発明の目的〕

この発明は、上述したインバータトランス駆動用トラン
ジスタに効果的に逆バイアスを加えることによってこの
ストレージタイムを短縮するとともに上記ＡＯ８領域を
拡大し、ひいてはインバータトランスの駆動能率を大幅
に向上せしめるスイッチングレギュレータを提供するこ
とを目的とする。

〔発明の構成〕

この発明では、上記インバータトランスに、直列間相接
続されてその中点が接地されかつその両端が上記トラン
ジスタのベース電極に接続されるような２つの１次巻線
を新たに設け、これら新たに設けた巻線にそれぞれ誘起
される電圧に基づいて上記トランジスタのベース電極に
強制的に逆バイアスを加えるようにする。なお、これら
巻線に誘起される電圧には何ら平滑を施さない。これに
より、上記トランジスタにはそれぞれ好ましい態様で常
に逆方向のバイアスが働くようになり、同トランジスタ
を急速にオフ状態に移行せしめる一ζ十分な負方向のベ
ース電流、および上記インバータトランスのリセット電
圧を高めて同トランジスタの前記ＡＯ８領域を拡大させ
得る逆バイアス電圧（インバータトランスのリセット時
における逆バイアスレベルはそのリセット電圧の高さに
比例して深くかけることができる特徴がある）か有効に
確保されるとさとなる。また、上記各誘起電圧を無平滑
とすることにより、この負方向に生じる過渡電圧ｉこよ
りてパルストランス出力電圧立上り時の過渡的な正バイ
アス電圧に影、響を与えずに該正方向の過渡電圧を起因
とする出力電圧値の制御不良や上記トランジスタの破壊
等を未然に防止することができるようにもなる。

〔発明の効果〕

このように、この発明にかかるスイノチンダレギーレー
タによれば、非常に簡単な構成をもって、上記トランジ
スタのストレージタイムを短縮し得るとともに、このＡ
Ｏ８領域の拡大を図ることができる。勿論これにより上
記インバータトランスを高能率に駆動することができる
とともに同スイッチングレギュレータとしての電圧制御
能力を高めることもできるようになり、ひいては入力パ
ルス信号の周波数を上げることも容易となる。このこと
は同スイッチングレギュレータの小型化（インダクタト
ランスや出力キャパシタを小さくできる）および高出力
化を図る上で有効である。

し実施例〕 第２図に、この発明にかかるスイッチングレギーレータ
の一実施例を示す。ただしこの第２図において、先に第
１図に示した回路の各構成素子と同一の素子にはそれぞ
れ同一の番号および符号を付して示しており、重複する
説明は省略する。

同第２図に示すように、この実施例スイッチングレギュ
レータは、インバータトランスＩＴの１次巻線としてさ
らに、直列同相接続されてその中点がトランジスタＱ２
のエミッタ電極と共通に接地され、またその両端がそれ
ぞれダイオードＤ３およびＤ４、さらに共通に抵抗器Ｒ
を介して同トランジスタＱ２のベース電極に接続される
巻線Ｂｃ１およびＢＯ２を具えて構成され、該インバー
タトランスＩＴの駆動諸時にこれら巻線ＢＣＩおよびＢ
Ｏ２にそれぞれ誘起される電圧Ｖ、およびｖ２に基づい
て上記トランジスタＱ２が強制的に逆バイアスされるよ
うになっている。

以下、第３図に示すタイムチャートを参照してこの動作
を詳述する。

いま、パルストランスＰＴ力）ら出力さ才してこの回路
に加えられる電圧ＴＩＮが時刻ｔ１に第３図（ａ）に示
すように立上ったとすると、この時点では、第３図Φ）
あるいは（Ｃ）に示すようにトランジスタＱ２に対して
上記電圧ｖ１あるいはｖ２による逆バイアスがほとんど
かからない状態でそのベース電流ＩＢが流れることから
、同トランジスタＱ２は急峻にオン状態となり、そのコ
レクターエミッタ間電圧ｖｃＥも一気に零電位に下がる
ようになる（第３図（ｄ）参照）。またこの電圧ＶＩＮ
の立上りによりコンデンサＣも充電される。

次に、この立上った電圧ＶＡＮが保持される期間Ｔ＋　
（第３図（ａ）参照）においては、上記ベース電流ＩＢ
のうち余分な分が前記ダイオードＤ１およびＤ２からな
るベーカークランプ回路、およびダイオードＤ３を介し
て接続される上記逆バイアスのための回路に流れること
となり（第３図（Ｃ）参照）、またこれによって上記巻
線ＢＣＩＪこかかる電圧ｖ１も第３図（ｂ）に示すよう
に負性の値をとるようになる。上記トランジスタＱ２の
コレクターエミッタ間電圧ＶＣ，も少なくともこの期間
は零電位に保持される（第３図（（り参照）。

そして、上記電圧ＶＩＮの時刻ｔ２での立下り（第３図
（ａ）参照）すなわち前述したパルスト２ンスＰＴのフ
ライバックに基づく上記トランジスタＱ２のオフ状態へ
の移行化際しては、前記コンデンサＣによる逆バイアス
電流と、上記巻、Ｉ！ＢＣＩの電圧ｖＩ　（第３図中λ
斜線部参照）によりダイオードＤ３を通じて流れる逆バ
イアス電流とが加味された逆バイアス電流が同トランジ
スタＱ２のベース電流ＩＢとして流れるようになる。こ
れにより、同トランジスタＱ２においては、そのベース
電極に蓄積されたキャリアが急速に放出され、したがっ
て急速にオフ状態に移行する。またそのコレクターエミ
ッタ間電圧ＶＣＩもこれに応じて急峻に立上る（第３図
（ｄ）参照）。なお、上記巻線ＢＣ１にかかる電圧ｖＢ
は、このトランジスタＱ２のオフ状態への移行に伴なっ
て上述した逆バイアス成分が減少し、次に上記電圧ＶＩ
Ｎが立上るまではほとんど零電位に保たれるようになる
（第３図（ｂＪ参照）。

以上の動作により、上記インバータトランスＩＴの駆動
用トランジスタＱ２におけるストレージタイムは有効に
短縮される。

次に、上記巻線ＢＣＩによる逆バイアス源（電圧ｖｌ）
が消失している期間、すなわち前記パルストランスＰＴ
によるフライバックエネルギがトランジスタＱ２のコレ
クターエミッタ間ｉこ現われている期間は、前記巻＃Ｂ
Ｃ２に第３図（Ｃ）に示すような電圧ｖ２が誘起され、
該電圧ｖ２が上記トランジスタＱ２の逆バイアスとして
作用するようになる。特に、同トランジスタＱ２のコレ
クターエミッタ間電圧ｖｃＥが立上った時刻ｔ３からイ
ンバータトランスＩＴかリセットされる時刻ｔ４までの
トランスリセットモードにかかる期間Ｔ。

（第３図（ｄ）参照）においては、上記電圧■２のうち
第３図（Ｃ）に斜線で示すような部分の電圧が同トラン
ジスタＱ２の逆バイアスとして有効に作用する。すなわ
ち、この期間Ｔ２における逆バイアスレベルが、インバ
ータトランスＩＴのリセット電圧の高さに比例して深く
かけ得る特徴があることは前述した通りであり、これに
よって安全に前記定電圧源３の出力増大を図ることがで
きるようになる。

第４図はこの効果を図示した線図であり、トランジスタ
Ｑ２のＡＯ８領域が、例えば第１図に示したような従来
の回路においては「Ａ領域」であったとすると、該実施
例の上述した構造および動作によって同トランジスタＱ
２のＡＯ８領域を「Ａ領域」＋「Ｂ領域」まで拡大する
ことが可能となる。

このように、この実施例によれば、上記トランジスタＱ
２のストレージタイムを短縮することができるとともに
そのＡＯ８領域の拡大をも図ることができる。

ところで、この第２図に示した実施例では、前述したト
ランジスタＱ２のコレクターエミッタ間電圧ＶＣＥピー
ク値抑制用のコンデンサＣ２を削除しているが、これは
上記インバータトランスＩＴのリセット時間を短縮する
ための配慮であり、これによって同トランス！Ｔのリセ
ット時間を第５図の特性線Ｌｌに示す如（有効に短縮す
る仁とができるようになる。なお第５図ζこおいて、破
線で示す特性ａＬ２は、上記コンデンサＣ２を従来通り
接続した場合の同トランスＩＴの動作特性を、上記トラ
ンジスタＱ２のコレクターエミッタ間電圧ｖｃＥ波形を
引用して示したものであり、この場合、同電圧ＶＣＥの
ピーク値が抑制されはするものの、上記インバータトラ
ンスＩＴのリセット時間を延ばす結果にもなっていた。

換言すれば、上記コンデンサＣ２は、上記電圧ＶＣＨの
ピーク値を抑え得る反面、同トランジスタＱ２のスイッ
チング速度を鈍らすようにも作用していたことになる。

この点該実施例では、上述したようにトランジスタＱ２
のＡＯ８領域を拡大できることから、あえてこのコレク
ターエミッタ間電圧ＶＣＥのピーク値を抑制する必要も
なく、したがって上記コンデンサＣ２を排除して有効に
上記スイッチング速度の向上を図ることができるように
なった。

なお、上記巻線ＢＣＩおよびＢＯ２に生じる電圧Ｖ、お
よび■２を意図して無平滑としたことにより、上記電圧
ＷＩＮの立上り時の過渡電圧を起因とする出力電圧値の
制御不良や上記トランジスタＱ２の破壊等が未然に防げ
るようになることは前述した通りである。このことは第
３図（ａ）および（ｂ）および（Ｃ）によっても明らか
である。

また、上記実施例においては、便宜上光に第１図に示し
た従来のスイッチングレギュレータに対応させて、ベー
カークランプ回路や加速用コンデンサＣ等を具えたスイ
ッチングレギュレータにこの発明を適用した場合につい
て示したが、インバータトランスを有して上記と同等の
機能を達成するＦＦＣ型スイッチングレギュレータであ
れば、基本的に他のいかなる構成のものであっても同発
明を適用することができる。

【図面の簡単な説明】

第１図は従来のスイッチングレギュレータの構成例を示
す回路図、第２図はこの発明にかかるスイッチングレギ
ュレータの一実施例を示す回路図、第３図は第２図に示
した実施例の動作例を示すタイミングチャート、第４図
はインバータトランス駆動用トランジスタのＡＯ８領域
についてこの発明による改善態様を示す線図、第５図は
インバータトランスの駆動能率Ｉこついてこの発明によ
る改善態様を示す線図である。 １・−ＰＷＭ制御回路、２，３・一定電圧源、Ｑｌ。 Ｑ２・・・トランジスタ、ＰＴ・・・パルストランス、
ｃｌ。 ｃ２−・・コンデンサ、Ｄｌ　、Ｄ２　、Ｄ３　、Ｄ４
・・・ダイオード、Ｒ−・・抵抗器、ＩＴ・・・インバ
ータトランス、ＢＣＩ　、ＢＯ２・・・追加巻線 ＬＩＪ　Ｉｊｕｌ 第３図 ｔ３　ｔ４ 第４図 コレクターエミ・ツタ間電圧　ＶＣＥ 第５図

Claims (1)

【特許請求の範囲】
1. 所要にパルス幅制御されたパルス信号を受入するパルス
   トランスと、第１の電極に定電圧が印加されかつ第２の
   電極が接地されて第３の電極であるベース電極に前記パ
   ルストランスの出力を受入するトランジスタと、該トラ
   ンジスタの前記第１の電極の出力を第１の１取巻ｉＩＩ
   こと受入してこれを変圧するインバータトランスとを具
   えたＦＦＣ型のスイッチングレギュレータにおいて、前
   記インバータトランスに、直列同相接続されてその中点
   が接地されかつその両端が前記トランジスタのベース電
   極に接続される第２および第３の１次巻線を設け、これ
   らＭ２および第３の１次巻線に紡起される電圧に基づい
   て前記トランジスタのベース電極に強制的に逆バイアス
   を加えるようにしたことを特徴とするスイッチングレギ
   ュレータ。