JPH03111935A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、各種マイクロプログラムを構成するマイクロ
命令群が格納された制御記憶メモリのアドレスを生成す
るマイクロプログラム制御装置に関する。

（従来の技術） 一般に、１マシンサイクルで実行できる、いわゆる機械
処理単位毎にプログラミングし、ソフトウェア命令（マ
クロ命令２槻械語命令）の実行等を行なうマイクロプロ
グラムの技術は広く利用されている。このマイクロプロ
グラムの技術を用いたマイクロプログラム制御装置の概
略構成を第３図に示している。

マイクロプログラムは、通常制御記憶メモリ１と呼ばれ
る読出し専用メモリに格納されており、マイクロプログ
ラムシーケンサ２により、順次読み出されて実行される
。マイクロプログラムシーケンサ２は、制御記憶メモリ
１から読み出されてマイクロ命令レジスタ３にフェッチ
されたマイクロプログラムの分岐アドレスフィールド（
分岐アドレス）４、マイクロプログラム処理での条件分
岐動作時の分岐条件５、ソフトウェア命令を処理する第
１ステツプのマイクロプログラムを指定するアドレス（
以下、第１マイクロ命令アドレス情報と称する）６等に
基づいて、制御記憶メモリ１のアドレスを指定するため
のマイクロアドレスを決定する。

マイクロプログラムシーケンサ２に入力される第１マイ
クロ命令アドレス情報は、命令デコーダ７において生成
されるものである。すなわち、命令デコーダ７は、ソフ
トウェア命令を識別するためのオペレーションコード、
またはバイブライン処理による命令デコードステージで
得られたオペレーションコードをもとに第１マイクロ命
令アドレス情報８を生成しマイクロプログラムシーケン
サ２に出力する。ソフトウェア命令の開始時には、第１
マイクロ命令アドレス情報６が命令デコーダ７からマイ
クロプログラムシーケンサ２に入力され、制御記憶メモ
リｌのアドレス入力となるように動作が制御される。

また、第１マイクロ命令アドレス情報６は、オペレーシ
ョンコードの他にソフトウェア命令仕様及びハードウェ
ア仕様で処理をかえる必要がある場合に参照しなければ
ならない信号群１２の内容に応じて生成される。

このような、オペレーションコード及び信号群１２に応
じて、第１マイクロ命令アドレス情報６を生成するアド
レス生成回路を第４図及び第５図に示している。

まず、第４図に示す方式では、レジスタｌＯにソフトウ
ェア命令を識別する情報（オペレーションコード）が保
持されており、この情報信号１１と信号群１２を連結す
ることによって、第１マイクロ命令アドレス情報１３を
生成するものである。なお、信号群１２は、下位互換モ
ード動作を指示するプログラムステータスワード（ＰＳ
Ｗ）を示すレジスタ中のビット情報や、ハードウェアの
動作状態を示す情報信号のような、マイクロプログラム
処理動作を変更しなければならない情報を示すものであ
る。

この方式の問題点は、１つのソフトウェア命令に対して
複数（信号群１２の本数によって決まる）のマイクロ命
令ルーチンが存在することである。

すなわち、この方式では、信号群１２の本数がｎであれ
ば、１つのソフトウェア命令について２ｍの第１マイク
ロ命令アドレス情報が生成されることになるため、制御
記憶メモリ１には１つのソフトウェア命令について２ｍ
個のマイクロ命令ルーチンが存在し、信号群１２の本数
が多くなるほど制御記憶メモリ１のメモリ容量が著しく
増大してしまうと共に、所望のマイクロプログラムが実
行されるまでのステップ数が多くなるという問題があっ
た。さらに、信号群１２の一部または全部を参照する必
要がないソフトウェア命令に対しても、多重マイクロ命
令処理が必要であり、メモリ使用効率が非常に悪いとい
う問題があった。

このような、オペレーションコードと信号群１２とを単
純に連結して、第１マイクロ命令アドレス情報６を生成
する方式における問題に対して、第１マイクロ命令アド
レス情報６のビット数を削減することによって制御記憶
メモリｌの容量が増大することを防ぐという方式が考え
られる。この方式を第５図に示している。

第５図に示す方式は、多数の第１マイクロ命令アドレス
情報を保持するメモリ１５を設け、前記の方式で信号１
１と信号群■２とを連結することによって生成した情報
１３によってアドレスが指定されるようにし、指定され
たアドレスの第１マイクロ命令アドレス情報１６をマイ
クロプログラムシーケンサ２に出力するものである。こ
の方式であれば、アドレスを指定するための情報１３の
ビット数と第１マイクロ命令アドレス情報のビット数が
直接対応する必要がないために、第１マイクロ命令アド
レス情報のビット数を削減することができる。このため
に、前記の方式における制御記憶メモリ１のメモリ容量
の問題はない。さらに、信号群１２を参照する必要のな
いソフトウェア命令に対して、同一の第１マイクロ命令
アドレス情報をメモリ１５に保持させることによって、
多重マイクロ命令処理を効率的に実行することができる
。

しかし、第５図に示す方式では、制御記憶メモリ１の容
量を小さくできるが、別に第１マイクロ命令アドレス情
報を保持する専用メモリ１５を付加しなければならない
。このメモリ１５については、ワード幅（第１マイクロ
命令アドレス情報のビット数）を小さくすることができ
るが、メモリ１５のアドレスを指定する情報１３のビッ
ト数に対応する容量が必要となるため、結局メモリ容量
を多く必要とするという問題があった。

（発明が解決しようとする課題） このように、従来では、ソフトウェア命令を識別するた
めの情報（オペレーションコード）と、信号群１２とを
直接連結することによってアドレスを指定するための情
報を生成しているために、メモリ容量が増大してしまう
という問題があった。

（第４図の方式では制御記憶メモリのメモリ容量、第５
図の方式では複数の第１マイクロ命令アドレス情報を保
持するメモリ１５のメモリ容量。）また、前記の方式で
は、所望のマイクロプログラムが実行されるまでにステ
ップ数を要し、処理効率が悪いという問題があった。

本発明は前記のような点に鑑みてなされたもので、メモ
リ容量の増加を招くことなく多重マイクロ命令処理にお
いて第１マイクロ命令アドレス情報を効率的に生成する
ことが可能なマイクロプログラム制御装置のアドレス生
成回路を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、ソフトウェア命令を識別する固有の情報を保
持するためのレジスタと、同レジスタに保持された情報
によってアドレスされるものであって、各種マイクロプ
ログラムを構成するマイクロ命令群が格納された制御記
憶メモリのアドレスを指定する第１マイクロ命令アドレ
ス情報のもとになる第１フィールド、第２フィールドが
設けられた複数の第２マイクロ命令アドレス情報、及び
前記ソフトウェア命令を実行するために参照しなければ
ならない情報を情報群から選択するための各第２マイク
ロ命令アドレス情報に対応する選択情報を保持するため
のメモリと、前記レジスタに保持された情報によってア
ドレスが指定された第１マイクロ命令アドレス情報の第
２フィールド、第２マイクロ命令アドレス情報に対応す
る選択情報、及び前記情報群を入力とし、前記選択情報
に基づいて前記情報群から所定の情報を選択し、選択し
た情報と前記第２フィールドとを論理和する選択回路と
を備えており、前記レジスタに保持された情報によって
アドレスが指定された第２マイクロ命令アドレス情報の
第１フィールドと前記選択回路によって論理和されて得
られた情報によって第１マイクロ命令アドレス情報を生
成するように構成するものである。

（作用） このような構成においては、選択回路においてソフトウ
ェア命令を実行するために必要な情報を選択情報に基づ
いて選択することができ、さらに選択によって得られた
情報と第２マイクロ命令アドレス情報の第２フィールド
とを論理和することによって第１マイクロ命令アドレス
情報のビット数を削減することができる。従って、第１
マイクロ命令アドレス情報によってアドレスが指定され
る制御記憶メモリの容量を、不必要なメモリ空間が生成
されることがないようにして削減することができる。

（実施例） 以下、図面を参照して本発明の一実施例を説明する。第
１図は同実施例に係わるマイクロ制御装置におけるアド
レス生成回路の構成を示すブロック図である。同図にお
いて、３０はソフトウェア命令のオペレーションコード
をラッチするためのレジスタである。４０はレジスタ３
０の内容を示す出力線３１によってアドレスが指定され
るメモリである。メモリ４０には、第１マイクロ命令ア
ドレス情報を生成するためのちとになる第２マイクロ命
令アドレス情報が保持されている。第２マイクロ命令ア
ドレス情報は、第１フィールドａ１、第２フイール′ド
ａ２、及びソフトウェア命令仕様、ハードウェア仕様で
処理を変える必要がある場合に参照する信号を信号群１
２から選択するための選択情報フィールドＣが設けられ
ている。５０はメモリ４０に保持された第２フィールド
ａ２．選択情報フィールドＣの内容、及び信号群１２を
入力とし、各信号をもとに制御情報すを生成する選択回
路である。

なお、信号群１２には、例えば下位機種互換モード動作
を指示するプログラムステータスレジスタ（ｐｓｗ）中
のビット情報や、パイプライン処理のハードウェア動作
状態を示す情報等が含まれているものである。６０はマ
イクロプログラムシーケンサの入力となる第１マイクロ
命令アドレス情報であり、メモリ４０に保持された第１
フィールドａ１と、選択回路５０において生成された制
御情報すとの連結によって生成されるものである。

次に、同実施例の動作を説明する。

まず、レジスタ３０にソフトウェア命令のオペレーショ
ンコードが保持される。レジスタ３０にラッチされたオ
ペレーションコードは、出力線３１に読み出されメモリ
４０のアドレスを指定する。メモリ４０のアドレスが指
定されると、同アドレスに対応する第２フィールドａ２
、及び選択情報フィールドＣの内容が選択回路５０に読
み出される。選択回路５０は、選択情報フィールドＣの
内容に応じて信号群１２から１組の信号（１信号だけで
も良い）を取り出す。つまり、ソフトウェア命令（オペ
レーションコード）によって実行する処理が特定される
ため、信号群１２のうち処理を行なうために必要な信号
も特定される。従って、特定のオペレーションコードに
よってアドレスが指定される第２マイクロ命令アドレス
情報に、信号群１２から特定の信号を選択するための選
択情報Ｃを付加させておくことによって、必要な情報だ
けを得ることができる。選択情報Ｃに応じて信号群１２
から１組の信号を決定すると、選択回路５０は、この信
号と第２フィールドａ２とのビット単位での論理和をと
る。

つまり、選択回路５０において論理和をとることによっ
て、任意の信号のマスクが可能となり、必要とする数だ
けの多重分岐が実行されるようにすることができる。さ
らに、選択情報フィールドＣの内容から、信号群１２か
らゼロ値のみを有する信号組を１つ選択できるようにす
ることによって、参照すべき信号のないソフトウェア命
令においてメモリ４０に設けた第１フィールドによって
アドレス指定されたマイクロ命令のみを実行することが
可能となり、多重分岐を抑止することができる。

選択回路５０からの制御情報すは、メモリ４０に保持さ
れた第１フィールドａ１の内容と連結され、第１マイク
ロ命令アドレス情報６０が生成される。

この第１マイクロ命令アドレス情報６０は、マイクロプ
ログラムシーケンサに入力される。

このようにして、ソフトウェア命令のオペレーションコ
ードによってアドレスが指定されるメモリ４０に、選択
情報フィールドＣを設けることによって、ソフトウェア
命令が参照しなければならない信号を信号群１２から得
ることができ、さらに第２フィールドａ２の内容と信号
群１２から得た情報とを論理和することによって第１マ
イクロ命令アドレス情報６０のビット数を削減すること
ができる。

このために、第１マイクロ命令アドレス情報６ｏによっ
てアドレスが指定される制御記憶メモリ１の容量を削減
することができる。また、１つのソフトウェア命令に対
して特定の第１マイクロ命令アドレス情報が生成される
ために、マイクロ命令ルーチンが特定されるため、ステ
ップ数を多く要しない。従って、ソフトウェア命令を実
行するまでの時間が短縮され、処理効率を向上させるこ
とができる。

また、第２図に本発明の他の実施例に係わるマイクロ制
御装置におけるアｒレス生成回路の構成を示すブロック
図を示している。第２図に示すように、レジスタ３０に
保持されたソフトウェア命令のオペレーションコードに
よって指定された第２マイクロ命令アドレス情報（第１
フィールドａｌ。

第２フィールドａ２．選択情報フィールドＣ）の内容を
保持するためのレジスタ７０が設けられている。メモリ
４０から読み出された情報は、このレジスタ７０に一時
保持されるようにしたものである。

これによって、２つのステップで制御記憶メモリから一
つのエントリを決めるようにしている。この方式によれ
ば、例えばサイクルタイムを短くすることによってメモ
リをアクセスするのに時間がかかる場合であっても、レ
ジスタ７０を用いて第２マイクロ命令アドレス情報を順
次出力することによって処理を効率化させることができ
る。

［発明の効果］ 以上のように本発明によれば、ソフトウェア命令仕様や
ハードウェア仕様によって処理を変える必要がある場合
に参照する信号を選択するための情報を、オペレーショ
ンコードによってアドレス指定されるマイクロ命令アド
レスに対応して保持させておくことにより、選択回路に
おいて処理に必要な情報を得ることができ、さらにこう
して得た情報とマイクロ命令アドレスの一部と論理和す
ることによりビット数を削減した第１マイクロ命令アド
レス情報を生成するので、制御記憶メモリの容量を増大
させることなく効率的に処理を実行することができるも
のである。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるマイクロプログラム
制御装置における第１マイクロ命令アドレス情報生成回
路の構成を示すブロック図、第２図は他の実施例を示す
図、第３図はマイクロプログラム制御装置の概略構成を
示すブロック図、第４図乃至第５図は従来の第１マイク
ロ命令アドレス情報の生成方式を説明するための図であ
る。 ３０・・・レジスタ（第１の保持手段）、４０・・・メ
モリ（第２の保持手段）５０・・・選択回路（情報選択
手段）。 第 図 第 図 第 図 ア上レスノド丁Ｙ院−

Claims (1)

1. 【特許請求の範囲】 ソフトウェア命令を識別する固有の情報を保持するため
   の第１の保持手段と、 前記第１の保持手段に保持された情報によってアドレス
   が指定されるものであって、各種マイクロプログラムを
   構成するマイクロ命令群が格納された制御記憶メモリの
   アドレスを指定する第１マイクロ命令アドレス情報のも
   とになる第１フィールド、第２フィールドが設けられた
   複数の第２マイクロ命令アドレス情報、及び前記第２マ
   イクロ命令アドレス情報のそれぞれに対応して前記ソフ
   トウェア命令を実行するために参照しなければならない
   情報を情報群から選択するために用いられる選択情報を
   保持するための第２の保持手段と、前記第１の保持手段
   に保持された情報によってアドレスが指定された第２マ
   イクロ命令アドレス情報の第２フィールド、同第２マイ
   クロ命令アドレス情報に対応する選択情報、及び前記情
   報群を入力とし、前記選択情報に基づいて前記情報群か
   ら所定の情報を選択し、選択した情報と前記第２フィー
   ルドとを論理和する情報選択手段と、を具備し、 前記第１の保持手段に保持された情報によってアドレス
   が指定された第２マイクロ命令アドレス情報の第１フィ
   ールドと前記情報選択手段によって論理和されて得られ
   た情報によって前記第１マイクロ命令アドレス情報を生
   成することを特徴とするマイクロプログラム制御装置。