JPH03117203A - 位相固定ループによるｆｍ復調回路 - Google Patents
位相固定ループによるｆｍ復調回路Info
- Publication number
- JPH03117203A JPH03117203A JP1254830A JP25483089A JPH03117203A JP H03117203 A JPH03117203 A JP H03117203A JP 1254830 A JP1254830 A JP 1254830A JP 25483089 A JP25483089 A JP 25483089A JP H03117203 A JPH03117203 A JP H03117203A
- Authority
- JP
- Japan
- Prior art keywords
- output
- gain
- amplifier
- amplitude
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 35
- 230000010355 oscillation Effects 0.000 claims description 10
- 230000007423 decrease Effects 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、位相固定ループ（以下、ＰＬＬと呼ぶ）を使
用してＦＭ変調信号を復調するＰＬＬによるＦＭ復調回
路に関し、特にそのループゲインを一定に保つように入
力段に自動利得制御回路（以下、ＡＧＣ回路と呼ぶ）を
設けたＰＬＬによるＦＭ復調回路に関する。
用してＦＭ変調信号を復調するＰＬＬによるＦＭ復調回
路に関し、特にそのループゲインを一定に保つように入
力段に自動利得制御回路（以下、ＡＧＣ回路と呼ぶ）を
設けたＰＬＬによるＦＭ復調回路に関する。
［従来の技術］
従来、ＰＬＬを使用したＦＭ復調回路としては、一般に
第４図に示す回路が知られている。
第４図に示す回路が知られている。
即ち、入力端子１１を介して入力されたＦＭ変調信号は
、位相検波回路１に入力されている。この位相検波回路
１は、上記ＦＭ変調信号と後述する電圧制御発振出力と
を入力して両者の位相誤差を出力する。この位相誤差は
、ＰＬＬルーブフィルタ２で平滑化された後、位相誤差
増幅器３で増幅される。この位相誤差増幅器３の出力は
、電圧制御発振器４に制御電圧として与えられている。
、位相検波回路１に入力されている。この位相検波回路
１は、上記ＦＭ変調信号と後述する電圧制御発振出力と
を入力して両者の位相誤差を出力する。この位相誤差は
、ＰＬＬルーブフィルタ２で平滑化された後、位相誤差
増幅器３で増幅される。この位相誤差増幅器３の出力は
、電圧制御発振器４に制御電圧として与えられている。
電圧制御発振器４は、制御電圧に応じてその出力信号の
発振周波数を制御して、この出力を前記電圧制御発振出
力として位相検波回路１に供給する。
発振周波数を制御して、この出力を前記電圧制御発振出
力として位相検波回路１に供給する。
そして、ＰＬＬループフィルタ２の出力又は位相誤差増
幅器３の出力が、ＦＭ復調信号として外部に取り出され
るようになっている。
幅器３の出力が、ＦＭ復調信号として外部に取り出され
るようになっている。
このようなＰＬＬＦＭ復調回路においては、その入力信
号をＶＩＮ位相検波回路１の電圧利得をＫＤＮ位相誤差
増幅器３の利得をＫ ｎｃ％電圧制御発振器４の変調感
度をＫ。とすると、ＰＬＬループゲインＫｖを、次の（
１）式のように表すことができる。
号をＶＩＮ位相検波回路１の電圧利得をＫＤＮ位相誤差
増幅器３の利得をＫ ｎｃ％電圧制御発振器４の変調感
度をＫ。とすると、ＰＬＬループゲインＫｖを、次の（
１）式のように表すことができる。
Ｋｖ ＝−ｖ ｔ Ｋｏ ＫｏｃＫｏ
・・・（１）π 通常、このループゲインＫｖは、ＦＭ変調信号の変調度
に応じて決定される。例えば衛星放送のように、入力さ
れるＦＭ変調信号の変調度が太きい場合には、ループゲ
インＫｖは大きく設定され、変調度が小さい場合には、
小さく設定されるが、安定にＦＭ復調を行なうには、Ｋ
ｖが常に一定であることが必要である。Ｋ、が変動する
と、ＰＬＬロックレンジが変動するため、ＰＬＬロック
外れを起こす等の問題があるからである。
・・・（１）π 通常、このループゲインＫｖは、ＦＭ変調信号の変調度
に応じて決定される。例えば衛星放送のように、入力さ
れるＦＭ変調信号の変調度が太きい場合には、ループゲ
インＫｖは大きく設定され、変調度が小さい場合には、
小さく設定されるが、安定にＦＭ復調を行なうには、Ｋ
ｖが常に一定であることが必要である。Ｋ、が変動する
と、ＰＬＬロックレンジが変動するため、ＰＬＬロック
外れを起こす等の問題があるからである。
そこで、従来は、第５図に示すように、位相検波回路１
の前段にＡＧＣ回路５を設け、入力信号ｖ１の振幅値を
一定に保つようにしている。
の前段にＡＧＣ回路５を設け、入力信号ｖ１の振幅値を
一定に保つようにしている。
［発明が解決しようとする課題］
しかしながら、上述した従来のＰＬＬＦＭ復調回路では
、ＡＧＣ回路５の入力信号に対する応答がＡＧＣ回路５
内のＡＧＣ検波回路の時定数によって決定され、しかも
この時定数をあまり小さくすることができないことから
、入力信号の急峻な変動に追従しきれずに、出力信号の
振幅が過渡的に変動するという問題点がある。このため
、前述した（１）式における入力信号Ｖｉの振幅値が変
動することによって、ＰＬＬループゲインＫｖが変動し
、ＰＬＬロック外れが発生するという問題点があった。
、ＡＧＣ回路５の入力信号に対する応答がＡＧＣ回路５
内のＡＧＣ検波回路の時定数によって決定され、しかも
この時定数をあまり小さくすることができないことから
、入力信号の急峻な変動に追従しきれずに、出力信号の
振幅が過渡的に変動するという問題点がある。このため
、前述した（１）式における入力信号Ｖｉの振幅値が変
動することによって、ＰＬＬループゲインＫｖが変動し
、ＰＬＬロック外れが発生するという問題点があった。
また、ＡＧＣ回路５の出力が瞬間的に大きくなったとき
、入力信号Ｖｔが増大し、これによりＰＬＬループゲイ
ンＫｖが大きくなるので、異常発振が発生し、安定した
ＦＭ復調を行なうことができないという問題点があった
。
、入力信号Ｖｔが増大し、これによりＰＬＬループゲイ
ンＫｖが大きくなるので、異常発振が発生し、安定した
ＦＭ復調を行なうことができないという問題点があった
。
本発明はかかる問題点に鑑みてなされたものであって、
入力信号の振幅が変動した場合でも、常に一定のＰＬＬ
ループゲインを得ることができ、ロック外れ及び異常発
振等が発生することがないＰＬＬによるＦＭ復調回路を
提供することを目的とする。
入力信号の振幅が変動した場合でも、常に一定のＰＬＬ
ループゲインを得ることができ、ロック外れ及び異常発
振等が発生することがないＰＬＬによるＦＭ復調回路を
提供することを目的とする。
［課題を解決するための手段］
本発明に係る。ＰＬＬによるＦＭ復調回路は、ＦＭ変調
信号を入力しその振幅値を一定にして出力する自動利得
制御回路と、この自動利得制御回路の出力と電圧制御発
振出力とを入力し両者の位相誤差を出力する位相検波回
路と、この位相検波回路の出力を平滑化するループフィ
ルタと、このループフィルタの出力を増幅する位相誤差
増幅器と、この位相誤差増幅器の出力を制御電圧として
入力しこの制御電圧に応じた周波数の出力を前記電圧制
御発振出力として前記自動利得制御回路に出力する電圧
制御発振器とを有する位相固定ループによるＦＭ復調回
路にぢいて、前記自動利得制御回路の出力を入力しその
振幅を検出する振幅検波回路と、この振幅検波回路の出
力を増幅する直流増幅器とを備え、前記位相誤差増幅器
は、前記直流増幅器の出力に応じ、前記自動利得制御回
路の出力振幅が小さ（なったときは、その利得が増大し
、前記出力振幅が太き（なったときは、その利得が低下
する可変利得増幅器からなるものであることを特徴とす
る。
信号を入力しその振幅値を一定にして出力する自動利得
制御回路と、この自動利得制御回路の出力と電圧制御発
振出力とを入力し両者の位相誤差を出力する位相検波回
路と、この位相検波回路の出力を平滑化するループフィ
ルタと、このループフィルタの出力を増幅する位相誤差
増幅器と、この位相誤差増幅器の出力を制御電圧として
入力しこの制御電圧に応じた周波数の出力を前記電圧制
御発振出力として前記自動利得制御回路に出力する電圧
制御発振器とを有する位相固定ループによるＦＭ復調回
路にぢいて、前記自動利得制御回路の出力を入力しその
振幅を検出する振幅検波回路と、この振幅検波回路の出
力を増幅する直流増幅器とを備え、前記位相誤差増幅器
は、前記直流増幅器の出力に応じ、前記自動利得制御回
路の出力振幅が小さ（なったときは、その利得が増大し
、前記出力振幅が太き（なったときは、その利得が低下
する可変利得増幅器からなるものであることを特徴とす
る。
［作用〕
一本発明によれば、位相誤差増幅器が可変利得増幅器に
より構成されている。そして、自動利得制御回路の出力
振幅は振幅検波回路で検出され、この検出出力が直流増
幅器で増幅された後、上記位相誤差増幅器の利得制御電
圧として与えられる。
より構成されている。そして、自動利得制御回路の出力
振幅は振幅検波回路で検出され、この検出出力が直流増
幅器で増幅された後、上記位相誤差増幅器の利得制御電
圧として与えられる。
このため、入力されたＦＭ復調信号のレベル変動に応じ
て、自動利得制御回路の出力振幅が小さくなると、位相
誤差増幅器の利得が増大し、また、自動利得制御回路の
出力振幅が大きくなると、位相誤差増幅器の利得が低下
する。この結果、ＰＬＬは、そのループゲインが常に一
定になるように作用する。
て、自動利得制御回路の出力振幅が小さくなると、位相
誤差増幅器の利得が増大し、また、自動利得制御回路の
出力振幅が大きくなると、位相誤差増幅器の利得が低下
する。この結果、ＰＬＬは、そのループゲインが常に一
定になるように作用する。
［実施例コ
以下、添付の図面に基づいて本発明の実施例について説
明する。
明する。
第１図は本発明の第１の実施例に係るＰＬＬＦＭ復調回
路を示すブロック図である。なお、第１図において、第
４図及び第５図と同一物には同一符号を付し、重複する
部分の詳しい説明は省略する。
路を示すブロック図である。なお、第１図において、第
４図及び第５図と同一物には同一符号を付し、重複する
部分の詳しい説明は省略する。
第１図において、位相検波回路１、ＰＬＬループフィル
タ２、位相誤差増幅器９及び電圧制御発振器４は、縦続
接続されて従来と同様のＰＬＬ回路を構成している。但
し、位相誤差増幅器９は、従来の位相誤差増幅器３とは
異なり、可変利得増幅器により構成されている。
タ２、位相誤差増幅器９及び電圧制御発振器４は、縦続
接続されて従来と同様のＰＬＬ回路を構成している。但
し、位相誤差増幅器９は、従来の位相誤差増幅器３とは
異なり、可変利得増幅器により構成されている。
このＰＬＬ回路の前段にはＡＧＣ回路５が設けられてい
る。ＡＧＣ回路５の出力は、振幅検波回路６に入力され
ている。振幅検波回路６は、ＡＧＣ回路５の出力振幅を
検出し、その振幅値に比例した出力を出力する。振幅検
波回路６の出力は直流増幅器７で増幅された後、リミッ
タ８に与えられている。リミッタ８は、直流増幅器７の
出力振幅を制限し、その出力を利得可変端子１３を介し
て位相誤差増幅器９の利得制御入力端に出力する。
る。ＡＧＣ回路５の出力は、振幅検波回路６に入力され
ている。振幅検波回路６は、ＡＧＣ回路５の出力振幅を
検出し、その振幅値に比例した出力を出力する。振幅検
波回路６の出力は直流増幅器７で増幅された後、リミッ
タ８に与えられている。リミッタ８は、直流増幅器７の
出力振幅を制限し、その出力を利得可変端子１３を介し
て位相誤差増幅器９の利得制御入力端に出力する。
次に、このように構成された実施例の動作について説明
する。
する。
いま、位相検波回路１の入力信号をＶＩ、位相検波回路
１の電圧利得をＫＤ％可変利得の位相誤差増幅器９の電
圧利得をＫｖＤＯ１電圧制御発振器４の変調感度をＫ。
１の電圧利得をＫＤ％可変利得の位相誤差増幅器９の電
圧利得をＫｖＤＯ１電圧制御発振器４の変調感度をＫ。
とすると、ＰＬＬループゲインＫｖは、次の（２）式の
ように表すことができる。
ように表すことができる。
Ｋｖ ” ＶＩ Ｋｎ Ｋｖｏｃ Ｋｏ
・” （２）π ここで、可変利得位相誤差増幅器９の利得制御電圧対利
得をΔＫｖｐｃ ｄＢ／Ｖとすると、利得制御電圧をｖ
ｏとして、上記（２）式は、次のように表わすことがで
きる。
・” （２）π ここで、可変利得位相誤差増幅器９の利得制御電圧対利
得をΔＫｖｐｃ ｄＢ／Ｖとすると、利得制御電圧をｖ
ｏとして、上記（２）式は、次のように表わすことがで
きる。
Ｋｖ ： ＶＩ Ｋｎ ΔＫｖｏｃ Ｖｃ
Ｋｏ ・・・（３）π いま、ＡＧＣ回路５の出力がΔｖｄＢ上昇したとすると
、ＰＬＬループゲインＫｖ□は、次の（４）のようにな
る。
Ｋｏ ・・・（３）π いま、ＡＧＣ回路５の出力がΔｖｄＢ上昇したとすると
、ＰＬＬループゲインＫｖ□は、次の（４）のようにな
る。
２０ １０ｇ＋ｏＫ ｖｌ：２０ １０ｇｔｏＫ ｖ
＋ΔＶ・・・ （４） このときの振幅検波回路６の出力変化は、振幅検波感度
を−Ａ。Ｖ／ｄＢとすると、−Ａ ｏΔｖ［Ｖコとなり
、直流増幅器７の利得をＢとすると、直流増幅器７の出
力変化、即ち可変利得の位相誤差増幅器９の利得制御電
圧変化ΔＶＯは、下記（５）式のようになる。
＋ΔＶ・・・ （４） このときの振幅検波回路６の出力変化は、振幅検波感度
を−Ａ。Ｖ／ｄＢとすると、−Ａ ｏΔｖ［Ｖコとなり
、直流増幅器７の利得をＢとすると、直流増幅器７の出
力変化、即ち可変利得の位相誤差増幅器９の利得制御電
圧変化ΔＶＯは、下記（５）式のようになる。
ΔＶｃ＝ＡｏＢ”Δｖ ［：Ｖ］ ・・・（５）従
って、可変利得の位相誤差増幅器９の利得変化ΔＫ ｖ
ｖｏｃは、次のようになる。
って、可変利得の位相誤差増幅器９の利得変化ΔＫ ｖ
ｖｏｃは、次のようになる。
ΔＫ ｖｖｏｃ＝ −Ａ ｏ Ｂ ・ Δ Ｖ ・
ΔＫｖｏｃ ［ｄＢコ・・・ （６） よって、ＰＬＬループゲインＫＶＩは、下記（７）式の
ようになる。
ΔＫｖｏｃ ［ｄＢコ・・・ （６） よって、ＰＬＬループゲインＫＶＩは、下記（７）式の
ようになる。
２０ １０ｇｔｏＫ ｖｌ＝ ２０ １ｏｇｔｏＫｖ
＋ΔＶ−ＡｏＢ ・ΔＶ・ΔＫＶＤＣ ・・・ （７） ここで、Δｖ−ＡＯＥ３１ΔＶ−ΔＫＶＤ。＝０１即ち
、ＡｏＢ・ΔＫ ｖＤｃ ＝ １の条件が満たされるよ
うに、振幅検波回路６の検波感度Ａ。、直流増幅器７の
利得Ｂ及び位相誤差増幅器９の利得制御電圧対利得ΔＫ
ｖｏａを設定すると、ＡＧＣ回路５の出力がΔｖｄＢ上
昇してもＰＬＬループゲインＫｖｌは常に一定に保たれ
る。
＋ΔＶ−ＡｏＢ ・ΔＶ・ΔＫＶＤＣ ・・・ （７） ここで、Δｖ−ＡＯＥ３１ΔＶ−ΔＫＶＤ。＝０１即ち
、ＡｏＢ・ΔＫ ｖＤｃ ＝ １の条件が満たされるよ
うに、振幅検波回路６の検波感度Ａ。、直流増幅器７の
利得Ｂ及び位相誤差増幅器９の利得制御電圧対利得ΔＫ
ｖｏａを設定すると、ＡＧＣ回路５の出力がΔｖｄＢ上
昇してもＰＬＬループゲインＫｖｌは常に一定に保たれ
る。
次に、振幅検波回路６の応答性について説明する。振幅
検波回路６の時定数による応答遅れ時間をｔａとすると
、振幅検波回路６の振幅検波出力Ｖ＾（１）は、下記（
８）、（９）式のように表すことができる。
検波回路６の時定数による応答遅れ時間をｔａとすると
、振幅検波回路６の振幅検波出力Ｖ＾（１）は、下記（
８）、（９）式のように表すことができる。
ＶＡ （ｔ） ＝−Ａ（１・Δｖａｔ
（０≦ｔ：！ａｔｄ）・・・（８）
ＶＡ （ｔ）＝−Ａ。・ΔＶ
（ｔ＞ｔｄ ） ・・・（９）
このとき、ＰＬＬループゲインＫｖ□は、次のようにな
る。
る。
１０ｇ＊ｏＫｖｔ＝ ＩＯｇｔｏＫｖ ＋ΔＶ＋Ａ
ｏ Ｂ ・ΔＫｖＤｃ ｔ （０≦ｔ≦１．１） ・・・（１０） １０ｇｔｏＫｖｔ＝ ＩＯｇｔｏＫｖ ＋ΔＶ＋Ａ
ｏ Ｂ・ΔＫｖｏｃ （ｔ＞ｔｄ ） ・・・（１１）第２図は時間軸
に対するＰＬＬループゲインの応答特性を示すグラフ図
である。この図のようにＡＧＣ回路の応答遅れに対して
ｔｄが十分小さくなるように設定することによって、Ｐ
ＬＬループゲインの変動は十分小さく抑えられる。
ｏ Ｂ ・ΔＫｖＤｃ ｔ （０≦ｔ≦１．１） ・・・（１０） １０ｇｔｏＫｖｔ＝ ＩＯｇｔｏＫｖ ＋ΔＶ＋Ａ
ｏ Ｂ・ΔＫｖｏｃ （ｔ＞ｔｄ ） ・・・（１１）第２図は時間軸
に対するＰＬＬループゲインの応答特性を示すグラフ図
である。この図のようにＡＧＣ回路の応答遅れに対して
ｔｄが十分小さくなるように設定することによって、Ｐ
ＬＬループゲインの変動は十分小さく抑えられる。
第３図は、本発明の第２の実施例に係るＰＬＬＦＭ復調
回路の構成を示す図である。
回路の構成を示す図である。
振幅検波回路６は、ＡＧＣ回路の互いに逆相の出力を夫
々入力とするトランジスタ８２．６３及びその共通エミ
ッタに接続された電流源６４からなる差動増幅器及びそ
の出力を平滑化するコンデンサ８５とから構成され、Ａ
ＧＣ回路５の出力振幅に比例した直流電圧を出力する。
々入力とするトランジスタ８２．６３及びその共通エミ
ッタに接続された電流源６４からなる差動増幅器及びそ
の出力を平滑化するコンデンサ８５とから構成され、Ａ
ＧＣ回路５の出力振幅に比例した直流電圧を出力する。
直流増幅器７は、上記振幅検出回路６の出力を一方の入
力とし、基準電圧源７８の出力を他方の入力とする差動
増幅器により構成され、負荷抵抗７１，７２、）ランジ
スタフ３，７４、エミッタ抵抗７５．７６及び電流源７
７から構成されている。この直流増幅器７の各出力は、
トランジスタ８３及び電流源８５からなるエミッタフォ
ロワ回路並びにトランジスタ８４及び電流源８６からな
るエミッタフォロワ回路に夫々入力されている。そして
、これらエミッタフォロワ回路の出力間には、ダイオー
ド８１．８２が逆並列接続されており、リミッタ回路８
を構成している。このリミッタ回路８の出力は位相誤差
増幅器９に入力されている。この位相誤差増幅器９は、
ＰＬＬループフィルタ２からの互いに逆相の出力を入力
とする負荷抵抗３２、トランジスタ３４．３５及びエミ
ッタ抵抗３８．３９からなる第１の差動回路、並びに負
荷抵抗３３、トランジスタ３８．３７及びエミッタ抵抗
４０゜４１からなる第２の差動回路と、これら差動回路
を夫々コレクタ側に接続し、リミッタ回路８の出力を入
力とするトランジスタ４２．４３及びその共通エミッタ
に接続された電流源４４からなる差動増幅回路と、トラ
ンジスタ３５．３７のコレクタ出力を増幅するトランジ
スタ４５及び電流源４６からなるエミッタフォロワ回路
とから構成されている。
力とし、基準電圧源７８の出力を他方の入力とする差動
増幅器により構成され、負荷抵抗７１，７２、）ランジ
スタフ３，７４、エミッタ抵抗７５．７６及び電流源７
７から構成されている。この直流増幅器７の各出力は、
トランジスタ８３及び電流源８５からなるエミッタフォ
ロワ回路並びにトランジスタ８４及び電流源８６からな
るエミッタフォロワ回路に夫々入力されている。そして
、これらエミッタフォロワ回路の出力間には、ダイオー
ド８１．８２が逆並列接続されており、リミッタ回路８
を構成している。このリミッタ回路８の出力は位相誤差
増幅器９に入力されている。この位相誤差増幅器９は、
ＰＬＬループフィルタ２からの互いに逆相の出力を入力
とする負荷抵抗３２、トランジスタ３４．３５及びエミ
ッタ抵抗３８．３９からなる第１の差動回路、並びに負
荷抵抗３３、トランジスタ３８．３７及びエミッタ抵抗
４０゜４１からなる第２の差動回路と、これら差動回路
を夫々コレクタ側に接続し、リミッタ回路８の出力を入
力とするトランジスタ４２．４３及びその共通エミッタ
に接続された電流源４４からなる差動増幅回路と、トラ
ンジスタ３５．３７のコレクタ出力を増幅するトランジ
スタ４５及び電流源４６からなるエミッタフォロワ回路
とから構成されている。
この回路によれば、トランジスタ４２．４３からなる差
動増幅器の差動電流比によって利得が制御される。即ち
、トランジスタ４２がオン、トランジスタ４３がオフの
とき、位相誤差増幅器９の利得は、抵抗３３．３８．３
９とトランジスタ３４．３５とからなる差動回路の相互
コンダクタンスｇｅｔにより決定され、トランジスタ４
３がオン、トランジスタ４２がオフのとき、位相誤差増
幅器９の利得は、抵抗３２，４０．４１とトランジスタ
３８．３７とからなる差動回路の相互コンダクタンスｇ
ｖａｚにより決定される。ここでは、例えばトランジス
タ４２がオンのときの位相誤差増幅器９の利得が、トラ
ンジスタ４３がオンのときの位相誤差増幅器９の利得よ
りも大きく設定されている。
動増幅器の差動電流比によって利得が制御される。即ち
、トランジスタ４２がオン、トランジスタ４３がオフの
とき、位相誤差増幅器９の利得は、抵抗３３．３８．３
９とトランジスタ３４．３５とからなる差動回路の相互
コンダクタンスｇｅｔにより決定され、トランジスタ４
３がオン、トランジスタ４２がオフのとき、位相誤差増
幅器９の利得は、抵抗３２，４０．４１とトランジスタ
３８．３７とからなる差動回路の相互コンダクタンスｇ
ｖａｚにより決定される。ここでは、例えばトランジス
タ４２がオンのときの位相誤差増幅器９の利得が、トラ
ンジスタ４３がオンのときの位相誤差増幅器９の利得よ
りも大きく設定されている。
ＡＧＣ回路５の出力振幅が低下すると、振幅検波回路６
の出力値も低下し、直流増幅器７の入力レベルが低下す
るので、直流増幅器７の逆相出力が上昇し、トランジス
タ８３のエミッタレベルが上昇するので、トランジスタ
４２のベース電圧力上昇する。これにより、位相誤差増
幅器９の利得は上昇し、ＰＬＬループゲインを一定にす
るように動作する。
の出力値も低下し、直流増幅器７の入力レベルが低下す
るので、直流増幅器７の逆相出力が上昇し、トランジス
タ８３のエミッタレベルが上昇するので、トランジスタ
４２のベース電圧力上昇する。これにより、位相誤差増
幅器９の利得は上昇し、ＰＬＬループゲインを一定にす
るように動作する。
一方、ＡＧＣ回路５の出力振幅が上昇した場合は、これ
とは全く逆に位相誤差増幅器９の利得が低下し、やはり
ＰＬＬループゲインを一定にするように動作する。
とは全く逆に位相誤差増幅器９の利得が低下し、やはり
ＰＬＬループゲインを一定にするように動作する。
［発明の効果コ
本発明によれば、位相誤差増幅器が可変利得増幅器によ
り構成され、振幅検波回路が自動利得制御回路の出力振
幅を検出して上記位相誤差増幅器の利得を制御するので
、入力されたＦＭ復調信号のレベル変動に応じて、位相
誤差増幅器の利得が制御され、ＰＬＬループゲインを常
に一定にすることができる。このため、ＰＬＬのロック
外れ及び異常発振等の発生を防止することができるとい
う効果を奏する。
り構成され、振幅検波回路が自動利得制御回路の出力振
幅を検出して上記位相誤差増幅器の利得を制御するので
、入力されたＦＭ復調信号のレベル変動に応じて、位相
誤差増幅器の利得が制御され、ＰＬＬループゲインを常
に一定にすることができる。このため、ＰＬＬのロック
外れ及び異常発振等の発生を防止することができるとい
う効果を奏する。
第１図は本発明の第１の実施例に係るＰＬＬＦＭ復調回
路のブロック図、第２図は同回路における時間軸に対す
るＰＬＬループゲインの応答特性を示すグラフ図、第３
図は本発明の第２の実施例に係るＰＬＬＦＭ復調回路の
回路図、第４図及び第５図は従来のＰＬＬＦＭ復調回路
を夫々示すブロック図である。 １；位相検波回路、２；ＰＬＬループフィルタ、３．９
；位相誤差増幅器、４；電圧制御発振器、５；ＡＧＣ回
路、６；振幅検波回路、７；直流増幅器、８；リミッタ
、１１；入力端子、１２；出力端子、１３；利得可変端
子
路のブロック図、第２図は同回路における時間軸に対す
るＰＬＬループゲインの応答特性を示すグラフ図、第３
図は本発明の第２の実施例に係るＰＬＬＦＭ復調回路の
回路図、第４図及び第５図は従来のＰＬＬＦＭ復調回路
を夫々示すブロック図である。 １；位相検波回路、２；ＰＬＬループフィルタ、３．９
；位相誤差増幅器、４；電圧制御発振器、５；ＡＧＣ回
路、６；振幅検波回路、７；直流増幅器、８；リミッタ
、１１；入力端子、１２；出力端子、１３；利得可変端
子
Claims (1)
- （１）ＦＭ変調信号を入力しその振幅値を一定にして出
力する自動利得制御回路と、この自動利得制御回路の出
力と電圧制御発振出力とを入力し両者の位相誤差を出力
する位相検波回路と、この位相検波回路の出力を平滑化
するループフィルタと、このループフィルタの出力を増
幅する位相誤差増幅器と、この位相誤差増幅器の出力を
制御電圧として入力しこの制御電圧に応じた周波数の出
力を前記電圧制御発振出力として前記自動利得制御回路
に出力する電圧制御発振器とを有する位相固定ループに
よるＦＭ復調回路において、前記自動利得制御回路の出
力を入力しその振幅を検出する振幅検波回路と、この振
幅検波回路の出力を増幅する直流増幅器とを備え、前記
位相誤差増幅器は、前記直流増幅器の出力に応じ、前記
自動利得制御回路の出力振幅が小さくなったときは、そ
の利得が増大し、前記出力振幅が大きくなったときは、
その利得が低下する可変利得増幅器からなるものである
ことを特徴とする位相固定ループによるＦＭ復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254830A JPH03117203A (ja) | 1989-09-29 | 1989-09-29 | 位相固定ループによるｆｍ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254830A JPH03117203A (ja) | 1989-09-29 | 1989-09-29 | 位相固定ループによるｆｍ復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03117203A true JPH03117203A (ja) | 1991-05-20 |
Family
ID=17270451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254830A Pending JPH03117203A (ja) | 1989-09-29 | 1989-09-29 | 位相固定ループによるｆｍ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03117203A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0645881A1 (en) * | 1993-09-29 | 1995-03-29 | STMicroelectronics Limited | Demodulation of FM audio carrier |
| KR20180071179A (ko) * | 2016-12-19 | 2018-06-27 | 인피니언 테크놀로지스 아게 | 무선 주파수 장치 및 대응 방법 |
-
1989
- 1989-09-29 JP JP1254830A patent/JPH03117203A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0645881A1 (en) * | 1993-09-29 | 1995-03-29 | STMicroelectronics Limited | Demodulation of FM audio carrier |
| JPH07202573A (ja) * | 1993-09-29 | 1995-08-04 | Sgs Thomson Microelectron Ltd | Ｆｍ搬送波の復調方法および復調回路 |
| US5631601A (en) * | 1993-09-29 | 1997-05-20 | Sgs-Thomson Microelectronics Limited | FM demodulation with a variable gain phase locked loop |
| US6160444A (en) * | 1993-09-29 | 2000-12-12 | Stmicroelectronics Of The United Kingdom | Demodulation of FM audio carrier |
| KR20180071179A (ko) * | 2016-12-19 | 2018-06-27 | 인피니언 테크놀로지스 아게 | 무선 주파수 장치 및 대응 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4856085A (en) | FM receiver with improved adjacent-channel rejection | |
| US4253118A (en) | Synchronous detection system | |
| US4482869A (en) | PLL Detection circuit having dual bandwidth loop filter | |
| JPH03117203A (ja) | 位相固定ループによるｆｍ復調回路 | |
| KR960012797B1 (ko) | 스테레오 디코더 장치 | |
| JPH09148882A (ja) | π／２移相器 | |
| JP2911458B2 (ja) | 自動周波数制御装置 | |
| US4383136A (en) | Muting circuit for AM stereophonic receiver | |
| US4270093A (en) | Apparatus for forcing a phase-lock oscillator to a predetermined frequency when unlocked | |
| EP0361746B1 (en) | Automatic phase controlling circuit | |
| US6963252B2 (en) | Controllable oscillator with amplitude stabilization | |
| US4945415A (en) | Slew enhancement circuit for an automatic frequency control system | |
| US4404428A (en) | Detector for sub signal of modulated AM stereophonic signal | |
| KR0163900B1 (ko) | 증폭단이 내장된 위상 동기 루프 방식의 에프엠 검파 회로 | |
| JPH0638594B2 (ja) | Ｆｍステレオ復調器 | |
| JPS59820Y2 (ja) | 周波数検出遮断装置 | |
| JP3263662B2 (ja) | Ａｐｃ回路 | |
| JPH0834404B2 (ja) | フィルタの自動調整回路 | |
| JPH0654849B2 (ja) | Ｐｌｌ同期検波回路 | |
| JP2573074B2 (ja) | 電圧制御型発振器 | |
| JPH04284024A (ja) | 位相同期回路 | |
| JP2774563B2 (ja) | Ｆｍ映像信号検波回路 | |
| JP2891800B2 (ja) | Ｆｍ復調器 | |
| JPS632426A (ja) | Ｐｌｌ回路 | |
| JPS6247377B2 (ja) |