JPH03120870A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH03120870A JPH03120870A JP1260414A JP26041489A JPH03120870A JP H03120870 A JPH03120870 A JP H03120870A JP 1260414 A JP1260414 A JP 1260414A JP 26041489 A JP26041489 A JP 26041489A JP H03120870 A JPH03120870 A JP H03120870A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型半導体装置に関し、特にＬＤＤ構
造あるいはＤＤＤ構造を有する絶縁ゲート型電界効果ト
ランジスタに関する。
造あるいはＤＤＤ構造を有する絶縁ゲート型電界効果ト
ランジスタに関する。
絶縁ゲート型半導体装置、例えば、ＭＯＳ）ランリスタ
は、長期信頼性を確保する目的から、従来、いわゆるＬ
ＤＤ楕遣やＤＤＤ構造が採用されている。
は、長期信頼性を確保する目的から、従来、いわゆるＬ
ＤＤ楕遣やＤＤＤ構造が採用されている。
第５図は、従来のＬＤＤ構造を有するＮチャンネル領域
側）ランリスタを示す断面図である。同図において、Ｐ
型シリコン基板１に、選択酸化による厚いフィールド酸
化膜２が素子分離領域上に形成されている。このフィー
ルド酸化膜２の下には、Ｐ＋反転防止層６が形成されて
いる。所定の素子領域表面上には、ゲート酸化膜３を介
して、ゲート電極４ａが例えば多結晶シリコンにより形
成され、ゲート電極４ａの側面にはサイドウオール５ａ
が形成されている。
側）ランリスタを示す断面図である。同図において、Ｐ
型シリコン基板１に、選択酸化による厚いフィールド酸
化膜２が素子分離領域上に形成されている。このフィー
ルド酸化膜２の下には、Ｐ＋反転防止層６が形成されて
いる。所定の素子領域表面上には、ゲート酸化膜３を介
して、ゲート電極４ａが例えば多結晶シリコンにより形
成され、ゲート電極４ａの側面にはサイドウオール５ａ
が形成されている。
このゲート電極４ａとフィールド酸化ｒＩＡ２に対して
Ｎ型のソース、ドレイン領域が形成され、このソース、
ドレイン領域は、ゲート電極４ａおよびフィールド酸化
膜２に対して自己整合的に形成されたＮ−層７と、サイ
ドウオール５ａおよびフィールド酸化膜２に対して自己
整合的に形成されたＮ＋層８とから構成されている。
Ｎ型のソース、ドレイン領域が形成され、このソース、
ドレイン領域は、ゲート電極４ａおよびフィールド酸化
膜２に対して自己整合的に形成されたＮ−層７と、サイ
ドウオール５ａおよびフィールド酸化膜２に対して自己
整合的に形成されたＮ＋層８とから構成されている。
上述のＬＤＤｉ造では、ソース、ドレインのチャンネル
領域側がＮ−層７となっているため、接合における空乏
層がこの低不純物濃度領域内にも拡がり、電界が緩和さ
れる。
領域側がＮ−層７となっているため、接合における空乏
層がこの低不純物濃度領域内にも拡がり、電界が緩和さ
れる。
ＬＤＤ楕遺を有していない通常のＭＯＳトランジスタは
、ゲート電極からの電圧印加により、ソース、ドレイン
のチャンネル領域側端部で、接合のサーフェス・ブレイ
クダウン（５ｕｒｆａｃｅ ｂｒｅａｋｄｏｗｎ）を生
じ易い。例えばゲート酸化膜が２３０人の場合、接合耐
圧はζ１９Ｖであるが、サーフェス・ブレイクダウンは
岬ａ５Ｖとなる。
、ゲート電極からの電圧印加により、ソース、ドレイン
のチャンネル領域側端部で、接合のサーフェス・ブレイ
クダウン（５ｕｒｆａｃｅ ｂｒｅａｋｄｏｗｎ）を生
じ易い。例えばゲート酸化膜が２３０人の場合、接合耐
圧はζ１９Ｖであるが、サーフェス・ブレイクダウンは
岬ａ５Ｖとなる。
一方、ＬＤＤ構造を有する場合、前述の理由により接合
耐圧が向上し、例えばゲート酸化膜が２３０人の場合、
接合耐圧はζ２３Ｖとなり、サーフェス・ブレイクダウ
ンは′＝：１２■となる。
耐圧が向上し、例えばゲート酸化膜が２３０人の場合、
接合耐圧はζ２３Ｖとなり、サーフェス・ブレイクダウ
ンは′＝：１２■となる。
また、ＬＤＤ構造では、素子の微細化にともなって顕著
となるインパクト・イオン化に起因するホットキャリア
効果を抑制できる。
となるインパクト・イオン化に起因するホットキャリア
効果を抑制できる。
高速化および高密度化を目的に素子の微細化を行なう場
合、素子の横方向の寸法縮小だけではなく、一般に、縦
方向の寸法も同時に縮小が図られる。例えば、ゲート長
が１．０μｍレベルの素子では、ゲート酸化膜厚が２０
０人前後とされているが、ゲート長が０．５μｍ以下の
超微細ＭＯＳトランジスタでは、ゲート酸化膜厚は１０
０人程度量下に薄膜化される。
合、素子の横方向の寸法縮小だけではなく、一般に、縦
方向の寸法も同時に縮小が図られる。例えば、ゲート長
が１．０μｍレベルの素子では、ゲート酸化膜厚が２０
０人前後とされているが、ゲート長が０．５μｍ以下の
超微細ＭＯＳトランジスタでは、ゲート酸化膜厚は１０
０人程度量下に薄膜化される。
この際、ソース、ドレインを従来のＬＤＤ構造で形成す
ると、その接合耐圧は１０〜１５Ｖ程度であるのに対し
、ゲート酸化膜の絶縁破壊耐圧が１０Ｖ以下となり、外
部雑音９人体等からの静電気が素子に印加された際、接
合を用いた保護回路が働く前に、ゲー■・酸化膜が破壊
されてしまうという欠点を生じる。
ると、その接合耐圧は１０〜１５Ｖ程度であるのに対し
、ゲート酸化膜の絶縁破壊耐圧が１０Ｖ以下となり、外
部雑音９人体等からの静電気が素子に印加された際、接
合を用いた保護回路が働く前に、ゲー■・酸化膜が破壊
されてしまうという欠点を生じる。
「課題を解決するための手段〕
本発明の絶縁ゲート型半導体装置は、第１導電型の半導
体層と、第１導電型の半導体層の素子領域を取り囲むよ
うに選択的に形成されたフィールド絶縁膜と、所定の素
子領域上にゲート絶縁膜を介して形成されたゲート電極
と、ゲート電極およびフィールド絶縁膜に対して自己整
合的に形成されたソース、ドレイン領域を具備し、ソー
ス、ドレイン領域のうち少なくともドレイン領域は、ゲ
ート電極の側端部下部の低不純物濃度領域と、その他の
高不純物濃度領域とで構成され、かつ、ソース、ドレイ
ン領域がフィールド絶縁膜と接する領域の少なくとも一
部において、低不純物濃度領域を介さず直接高不純物濃
度領域が第１導電型の半導体層と接する領域、もしくは
、前記一部において第１導電型の半導体層の第１導電型
の不純物濃度が第１導電型の半導体層の前記一部以外の
部分の第１導電型の不純物濃度より高い領域を有してい
る。
体層と、第１導電型の半導体層の素子領域を取り囲むよ
うに選択的に形成されたフィールド絶縁膜と、所定の素
子領域上にゲート絶縁膜を介して形成されたゲート電極
と、ゲート電極およびフィールド絶縁膜に対して自己整
合的に形成されたソース、ドレイン領域を具備し、ソー
ス、ドレイン領域のうち少なくともドレイン領域は、ゲ
ート電極の側端部下部の低不純物濃度領域と、その他の
高不純物濃度領域とで構成され、かつ、ソース、ドレイ
ン領域がフィールド絶縁膜と接する領域の少なくとも一
部において、低不純物濃度領域を介さず直接高不純物濃
度領域が第１導電型の半導体層と接する領域、もしくは
、前記一部において第１導電型の半導体層の第１導電型
の不純物濃度が第１導電型の半導体層の前記一部以外の
部分の第１導電型の不純物濃度より高い領域を有してい
る。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例を示すＮチャンネ
ルＭＯＳトランジスタの平面図、第１図（ｂ）は第１図
（ａ）のＡ−Ａ’線に沿った断面図である。Ｐ型シリコ
ン基板１上にフィールド酸化膜２が形成され、その直下
にはＰ＋反転防止層６が形成されている。ゲート酸化膜
３を介して、例えば、多結晶シリコンによるゲート電極
４ａが形成され、その側面には、例えば、酸化膜による
サイドウオール５ａが形成されている。ゲート電極４ａ
の側端部下にはＮ−層７が配置され、サイドウオール５
ａとフィールド酸化膜２に対して自己整合的にＮ＋層８
が形成され、このＮ−層７とＮ＋層８とでソース、ドレ
イン領域が形成されている。ここで、Ｎ４層８とＰ＋反
転防止層６とは、フィールド酸化膜２の端部の少なくと
も一部の領域で直接接合を形成している。第１図（ａ）
に示すように、この領域は全ソース、ドレイン領域の一
部に形成されている。
ルＭＯＳトランジスタの平面図、第１図（ｂ）は第１図
（ａ）のＡ−Ａ’線に沿った断面図である。Ｐ型シリコ
ン基板１上にフィールド酸化膜２が形成され、その直下
にはＰ＋反転防止層６が形成されている。ゲート酸化膜
３を介して、例えば、多結晶シリコンによるゲート電極
４ａが形成され、その側面には、例えば、酸化膜による
サイドウオール５ａが形成されている。ゲート電極４ａ
の側端部下にはＮ−層７が配置され、サイドウオール５
ａとフィールド酸化膜２に対して自己整合的にＮ＋層８
が形成され、このＮ−層７とＮ＋層８とでソース、ドレ
イン領域が形成されている。ここで、Ｎ４層８とＰ＋反
転防止層６とは、フィールド酸化膜２の端部の少なくと
も一部の領域で直接接合を形成している。第１図（ａ）
に示すように、この領域は全ソース、ドレイン領域の一
部に形成されている。
第２図（ａ）〜（ｇ）を用いて、本実施例を適用した一
例の製造過程を説明する。第２図（ａ）〜（ｃ）、（ｅ
）〜（ｇ）は工程順の断面図、第２図（ｄ）は−途中工
程における平面配置図であり、同図におけるＢ−Ｂ’線
に沿った断面図が第２図（ｅ）となる。
例の製造過程を説明する。第２図（ａ）〜（ｃ）、（ｅ
）〜（ｇ）は工程順の断面図、第２図（ｄ）は−途中工
程における平面配置図であり、同図におけるＢ−Ｂ’線
に沿った断面図が第２図（ｅ）となる。
まず、第２図（ａ＞に示すように、Ｐ型シリコン基板１
上に酸化膜９．窒化膜１．０を順時成長し、素子領域を
覆うフォトレジスト１１を、フォトリングラフィ等によ
り形成する。
上に酸化膜９．窒化膜１．０を順時成長し、素子領域を
覆うフォトレジスト１１を、フォトリングラフィ等によ
り形成する。
次に、第２図（ｂ）に示すように、フォトレジスト１１
をマスクに、窒化膜１０をエツチングする。さらに、Ｐ
＋反転防止層６を形成するため、ボロンを、例えば、注
入エネルギー３０〜１５０ｋｅＶ、ドース量５Ｘ１０１
２〜５Ｘ１０”ｃｍ−２程度イオン注入する。
をマスクに、窒化膜１０をエツチングする。さらに、Ｐ
＋反転防止層６を形成するため、ボロンを、例えば、注
入エネルギー３０〜１５０ｋｅＶ、ドース量５Ｘ１０１
２〜５Ｘ１０”ｃｍ−２程度イオン注入する。
その後、露呈した酸化［９のエツチング除去。
フォトレジスト１１の除去を行なってから、選択酸化を
行ない、０．３〜１．０μｍの膜厚のフィールド酸化膜
２を形成し、残留する窒化膜１０．酸化膜９をエツチン
グ除去し、第２図（Ｃ）に示すようにゲート酸化膜３．
多結晶シリコン層４を順次形成し、ゲート電極のパター
ンを有するフォトレジストｌｌａを、フォトリソグフィ
、電子線あるいはＸ線露光等により形成し、これをマス
クに多結晶シリコン層４をエツチングしてゲート電極４
ａを形成する。なお、この際のゲート電極材料はシリサ
イド、ポリサイド、高融点金属等任意である。
行ない、０．３〜１．０μｍの膜厚のフィールド酸化膜
２を形成し、残留する窒化膜１０．酸化膜９をエツチン
グ除去し、第２図（Ｃ）に示すようにゲート酸化膜３．
多結晶シリコン層４を順次形成し、ゲート電極のパター
ンを有するフォトレジストｌｌａを、フォトリソグフィ
、電子線あるいはＸ線露光等により形成し、これをマス
クに多結晶シリコン層４をエツチングしてゲート電極４
ａを形成する。なお、この際のゲート電極材料はシリサ
イド、ポリサイド、高融点金属等任意である。
次に、第２図（ｄ）、（ｅ）に示すように、ゲート酸化
膜３上のゲート電極４ａ並びにゲート酸化膜３とフィー
ルド酸化膜２との境界近傍のゲート電ｌｌ１４ａが露呈
し、かつ、ゲート電極４ａ近傍以外のグーｌ−酸化膜３
とフィールド酸化膜２との境界が覆われるフォトレジス
トｌｌｂを形成し、これとデー１〜電極４ａをマスクに
、例えば、りんを３０〜１００ｋｅＶのエネルギー、ｌ
Ｘ１０１２〜Ｉ Ｘ １０”ｃｍ−２程度のドース量で
イオン注入し、Ｎ−層７を形成する。
膜３上のゲート電極４ａ並びにゲート酸化膜３とフィー
ルド酸化膜２との境界近傍のゲート電ｌｌ１４ａが露呈
し、かつ、ゲート電極４ａ近傍以外のグーｌ−酸化膜３
とフィールド酸化膜２との境界が覆われるフォトレジス
トｌｌｂを形成し、これとデー１〜電極４ａをマスクに
、例えば、りんを３０〜１００ｋｅＶのエネルギー、ｌ
Ｘ１０１２〜Ｉ Ｘ １０”ｃｍ−２程度のドース量で
イオン注入し、Ｎ−層７を形成する。
次に、第２図（ｆ）に示すように、フォトレジストｌｌ
ｂを除去した俺１例えば、気相成長法により酸化膜５を
Ｈ１積する。
ｂを除去した俺１例えば、気相成長法により酸化膜５を
Ｈ１積する。
その後、第２図（ｇ＞に示すように、異方性イオンエツ
チングによるエッチバックにより、ゲート電極４ａの側
面に酸化膜によるサイドウオール５ａを形成する。さら
に、このサイドウオール５ａとフィールド酸化膜２とに
対して自己整合的に、例えば、砒素を３０〜１００ ｋ
ｅ、 Ｖのエネルギー、 Ｉ Ｘ １０１５〜Ｉ
Ｘ １０１６ｃｍ−２程度のドース量でイオン注入し、
Ｎ＋層８を形成する。
チングによるエッチバックにより、ゲート電極４ａの側
面に酸化膜によるサイドウオール５ａを形成する。さら
に、このサイドウオール５ａとフィールド酸化膜２とに
対して自己整合的に、例えば、砒素を３０〜１００ ｋ
ｅ、 Ｖのエネルギー、 Ｉ Ｘ １０１５〜Ｉ
Ｘ １０１６ｃｍ−２程度のドース量でイオン注入し、
Ｎ＋層８を形成する。
なお、本実施例はＬＤＤ構造を有するＭＯＳトランジス
タに関するものであるが、ＤＤＤ構造を有するＭＯＳト
ランジスタでも同様である。
タに関するものであるが、ＤＤＤ構造を有するＭＯＳト
ランジスタでも同様である。
第３図は本発明の第２の実施例を示すＭＯＳ）ランリス
タの断面図である。本実施例は、Ｐ型シリコン基板１上
に形成されたＮウェル１２に、ＰチャンネルＭＯ５）ラ
ンリスタを形成すな例である。このＭＯＳトランジスタ
は、ゲート電極４ａの側端部下部に、Ｐ−層１３とＰ＋
層１４とが形成されたＬＤＤ構造を有している。一方、
ソース、ドレイン領域の片方のフィールド酸化膜２の端
部には、Ｎ−層７．Ｐ−層１３．Ｐ＋層１４が重複して
形成され、このため、この部分におけるＮ型不純物の濃
度は他の部分より高くなり、ここでのＰ”Ｎ接合は他の
部分のＰ”Ｎ接合より接合耐圧が低くなる。
タの断面図である。本実施例は、Ｐ型シリコン基板１上
に形成されたＮウェル１２に、ＰチャンネルＭＯ５）ラ
ンリスタを形成すな例である。このＭＯＳトランジスタ
は、ゲート電極４ａの側端部下部に、Ｐ−層１３とＰ＋
層１４とが形成されたＬＤＤ構造を有している。一方、
ソース、ドレイン領域の片方のフィールド酸化膜２の端
部には、Ｎ−層７．Ｐ−層１３．Ｐ＋層１４が重複して
形成され、このため、この部分におけるＮ型不純物の濃
度は他の部分より高くなり、ここでのＰ”Ｎ接合は他の
部分のＰ”Ｎ接合より接合耐圧が低くなる。
第４図（ａ）〜（ｃ）を用いて、本実施例を相補型ＭＯ
３半導体装置（ＣＭＯ３半導体装置）に適用した場合の
製造工程の概要を説明する。
３半導体装置（ＣＭＯ３半導体装置）に適用した場合の
製造工程の概要を説明する。
第４図（ａ＞は、ＣＭＯ３半導体装置の一部を示す平面
配置図であり、第４図（ｂ）は、第４図（ａ）のｃ−ｃ
’線に沿った断面図である。Ｐ型シリコン基板１上にＮ
ウェル１２が形成されており、フィールド酸化膜２で分
離された素子領域上に、ゲート酸化膜３を介し、ゲート
電極４ａが両チャンネル領域上にそれぞれ形成されてい
る。Ｎチャンネル領域では、フィールド酸化膜２の下に
Ｐ＋反転防止層６が形成されるが、Ｐチャンネル領域で
は、Ｎウェルにおける不純物濃度は表面が高くなるため
、フィールド酸化膜２の下にあえて反転防止層を形成す
る必要はない。
配置図であり、第４図（ｂ）は、第４図（ａ）のｃ−ｃ
’線に沿った断面図である。Ｐ型シリコン基板１上にＮ
ウェル１２が形成されており、フィールド酸化膜２で分
離された素子領域上に、ゲート酸化膜３を介し、ゲート
電極４ａが両チャンネル領域上にそれぞれ形成されてい
る。Ｎチャンネル領域では、フィールド酸化膜２の下に
Ｐ＋反転防止層６が形成されるが、Ｐチャンネル領域で
は、Ｎウェルにおける不純物濃度は表面が高くなるため
、フィールド酸化膜２の下にあえて反転防止層を形成す
る必要はない。
さらに、フォトレジストｌｌｃが形成され、これをマス
クに、例えば、りんのイオン注入を行ない、Ｎ−層７を
形成する。イオン注入条件は、第１の実施例におけるＮ
−層７の形成のためのイオン注入条件と同じである。こ
の際、図示したように、Ｐチャンネル側のソース、ドレ
イン領域の一部にも、りんが注入される。
クに、例えば、りんのイオン注入を行ない、Ｎ−層７を
形成する。イオン注入条件は、第１の実施例におけるＮ
−層７の形成のためのイオン注入条件と同じである。こ
の際、図示したように、Ｐチャンネル側のソース、ドレ
イン領域の一部にも、りんが注入される。
以下、通常のＬＤＤ構造を有するＣＭＯ３の製造方法に
より、第４図ＣＣ）の構造を得る。
より、第４図ＣＣ）の構造を得る。
以上説明したように本発明は、ＬＤＤ横遣あるいはＤＤ
Ｄ構造を有する絶縁ゲート型半導体装置のソース、ドレ
イン領域縁端の、ゲート電極両端部以外の一部領域に、
１端が高濃度ソース、ドレイン層となるＰＮ接合を形成
し、もしくは、ソース１ ドレイン領域縁端の、ゲート
電極両端部以外の一部領域のソース、ドレインとは逆導
電型の不純物濃度を高くすることにより、この部分の接
合耐圧をゲート酸化膜の絶縁破壊耐圧よりも低くするこ
とにより、チャンネル側でのサーフェス・ブレイクダウ
ンおよびホ・ソトキャリア効果を抑制しつつ、静電気に
よる絶縁破壊に対しても十分な耐性を有する信頼性の高
い絶縁ゲート型半導体装置と実現出来る。
Ｄ構造を有する絶縁ゲート型半導体装置のソース、ドレ
イン領域縁端の、ゲート電極両端部以外の一部領域に、
１端が高濃度ソース、ドレイン層となるＰＮ接合を形成
し、もしくは、ソース１ ドレイン領域縁端の、ゲート
電極両端部以外の一部領域のソース、ドレインとは逆導
電型の不純物濃度を高くすることにより、この部分の接
合耐圧をゲート酸化膜の絶縁破壊耐圧よりも低くするこ
とにより、チャンネル側でのサーフェス・ブレイクダウ
ンおよびホ・ソトキャリア効果を抑制しつつ、静電気に
よる絶縁破壊に対しても十分な耐性を有する信頼性の高
い絶縁ゲート型半導体装置と実現出来る。
例えば、本実施例の用いた製造条件により通常のＬＤＤ
構造のＮチャンネルＭＯＳ）ランリスタを作った場合、
接合耐圧は２３Ｖあるのに対し、サーフェス・ブレイク
ダウンは１２Ｖとなる。このため、通常のＬＤＤｌ’ｉ
遣のＮチャンネルＭＯＳトランジスタのゲート酸化膜の
上限は１２０人となる。一方、本発明のＮチャンネルＭ
ＯＳ）ランリスタでは、サーフェス・ブレイクダウンは
ａ５■となるため、ゲート酸化膜の上限は８５人となり
、例えば、２００人のゲート酸化膜を有するＮチャンネ
ルＭＯＳ）ランリスタに本発明を適用した場合、通常の
ＬＤＤ構造、ＤＤＤ構造に比べ数段優れた静電破壊強度
を有することになる６（ｅ）〜（ｇ＞並びに第２図（ｄ
）は第１の実施例の製造工程を示す断面図並びに平面配
置図、第３図は本発明の第２の実施例の断面図、第４図
（ａ）並びに（ｂ）、（ｃ）は第２の実施例を適用した
ＣＭＯ３半導体装置の製造工程を示す平面配置図並びに
断面図、第５図は従来技術の断面図である。
構造のＮチャンネルＭＯＳ）ランリスタを作った場合、
接合耐圧は２３Ｖあるのに対し、サーフェス・ブレイク
ダウンは１２Ｖとなる。このため、通常のＬＤＤｌ’ｉ
遣のＮチャンネルＭＯＳトランジスタのゲート酸化膜の
上限は１２０人となる。一方、本発明のＮチャンネルＭ
ＯＳ）ランリスタでは、サーフェス・ブレイクダウンは
ａ５■となるため、ゲート酸化膜の上限は８５人となり
、例えば、２００人のゲート酸化膜を有するＮチャンネ
ルＭＯＳ）ランリスタに本発明を適用した場合、通常の
ＬＤＤ構造、ＤＤＤ構造に比べ数段優れた静電破壊強度
を有することになる６（ｅ）〜（ｇ＞並びに第２図（ｄ
）は第１の実施例の製造工程を示す断面図並びに平面配
置図、第３図は本発明の第２の実施例の断面図、第４図
（ａ）並びに（ｂ）、（ｃ）は第２の実施例を適用した
ＣＭＯ３半導体装置の製造工程を示す平面配置図並びに
断面図、第５図は従来技術の断面図である。
１・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・多結晶シリコン層、
４ａ・・・ゲート電極、５．９・・・酸化膜、５ａ・・
・サイドウオール、６・・・Ｐ＋反転防止層、７・・・
Ｎ−層、８ 、・Ｎ ４層、Ｉ Ｏ・・・窒化膜、］１
．１１ａ、］ｌｂ、Ｉｌｃ ・−フォトレジスト、１２
・・・Ｎウェル、１３・・・Ｐ−層、１４・・・Ｐ＋層
。
、３・・・ゲート酸化膜、４・・・多結晶シリコン層、
４ａ・・・ゲート電極、５．９・・・酸化膜、５ａ・・
・サイドウオール、６・・・Ｐ＋反転防止層、７・・・
Ｎ−層、８ 、・Ｎ ４層、Ｉ Ｏ・・・窒化膜、］１
．１１ａ、］ｌｂ、Ｉｌｃ ・−フォトレジスト、１２
・・・Ｎウェル、１３・・・Ｐ−層、１４・・・Ｐ＋層
。
Claims (2)
- （１）第１導電型の半導体層と、前記第１導電型の半導
体層の素子領域を取り囲むように選択的に形成されたフ
ィールド絶縁膜と、所定の前記素子領域上にゲート絶縁
膜を介して形成されたゲート電極と、前記ゲート電極お
よび前記フィールド絶縁膜に対して自己整合的に形成さ
れたソース、ドレイン領域を具備し、前記ソース、ドレ
イン領域のうち少なくともドレイン領域は、前記ゲート
電極の側端部下部の低不純物濃度領域と、その他の高不
純物濃度領域とで構成され、かつ、前記ソース、ドレイ
ン領域が前記フィールド絶縁膜と接する領域の少なくと
も一部において、前記低不純物濃度領域を介さず直接前
記高不純物濃度領域が前記第１導電型の半導体層と接し
ていることを特徴とする絶縁ゲート型半導体装置。 - （２）第１導電型の半導体層と、前記第１導電型の半導
体層の素子領域を取り囲むように選択的に形成されたフ
ィールド絶縁膜と、所定の前記素子領域上にゲート絶縁
膜を介して形成されたゲート電極と、前記ゲート電極お
よび前記フィールド絶縁膜に対して自己整合的に形成さ
れたソース、ドレイン領域を具備し、前記ソース、ドレ
イン領域のうち少なくともドレイン領域は、前記ゲート
電極の側端部下部の低不純物濃度領域と、その他の高不
純物濃度領域とで構成され、かつ、前記ソース、ドレイ
ン領域が前記フィールド絶縁膜と接する領域の少なくと
も一部において、前記第１導電型の半導体層の第１導電
型の不純物濃度が前記第１導電型の半導体層の前記一部
以外の部分の第１導電型の不純物濃度より高いことを特
徴とする絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260414A JPH03120870A (ja) | 1989-10-04 | 1989-10-04 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260414A JPH03120870A (ja) | 1989-10-04 | 1989-10-04 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03120870A true JPH03120870A (ja) | 1991-05-23 |
Family
ID=17347601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260414A Pending JPH03120870A (ja) | 1989-10-04 | 1989-10-04 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03120870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613562A (ja) * | 1992-03-31 | 1994-01-21 | Hyundai Electron Ind Co Ltd | 接合降伏電圧を高めるｃｍｏｓトランジスタの製造方法 |
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-10-04 JP JP1260414A patent/JPH03120870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613562A (ja) * | 1992-03-31 | 1994-01-21 | Hyundai Electron Ind Co Ltd | 接合降伏電圧を高めるｃｍｏｓトランジスタの製造方法 |
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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