JPH0774363A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【目的】 従来のＳＯＩ電界効果トランジスタの問題点
であった、ソース／ドレイン間耐圧の低下を解消すると
ともに、高集積化に対して問題となるボディコンタクト
の領域を効率的に配置することにより、高集積化を可能
としたＳＯＩ基板を用いた半導体装置およびその製造方
法を提供する。 【構成】 この発明に基づいた半導体装置によれば、Ｓ
ＯＩ層５の主表面から埋込酸化膜４の主表面に達するよ
うにフィールド酸化膜１０を形成している。これによ
り、ＳＯＩのｐＭＯＳ活性領域６と、ＳＯＩのｎＭＯＳ
活性領域８とを電気的に完全に分離することができる。
したがって、ラッチアップの発生を完全に防止すること
ができる。
であった、ソース／ドレイン間耐圧の低下を解消すると
ともに、高集積化に対して問題となるボディコンタクト
の領域を効率的に配置することにより、高集積化を可能
としたＳＯＩ基板を用いた半導体装置およびその製造方
法を提供する。 【構成】 この発明に基づいた半導体装置によれば、Ｓ
ＯＩ層５の主表面から埋込酸化膜４の主表面に達するよ
うにフィールド酸化膜１０を形成している。これによ
り、ＳＯＩのｐＭＯＳ活性領域６と、ＳＯＩのｎＭＯＳ
活性領域８とを電気的に完全に分離することができる。
したがって、ラッチアップの発生を完全に防止すること
ができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、高速動作を実現するためにＳ
ＯＩ（Silicon on Insulator）基板上に形成する半導体
装置およびその製造方法に関するものである。
の製造方法に関し、特に、高速動作を実現するためにＳ
ＯＩ（Silicon on Insulator）基板上に形成する半導体
装置およびその製造方法に関するものである。
【０００２】
【従来の技術】まず、図７５ないし図７７を参照して、
シリコン基板上に形成されるゲート敷きつめ型ゲートア
レイを有する半導体装置の平面構造および断面構造につ
いて説明する。なお、図７６は、図７５中Ａ−Ａ線矢視
断面図である。図７７は、図７５中Ｘ−Ｘ線矢視断面図
である。まず、シリコン基板３１６の所定の位置には、
フィールド酸化膜３０２が形成されている。また、半導
体基板３１６は、ｐ型ＭＯＳ型電界効果トランジスタ形
成領域３１０と、ｎ型ＭＯＳ電界効果トランジスタ形成
領域３１２とが形成されている。ゲート電極３０４は、
下部トランジスタ形成領域３１０，３１２において規則
正しく配置されている。上記構造よりなるゲートアレイ
構造を含む半導体装置においては、ゲート電極３０４が
敷きつめられた各ブロックは、フィールド酸化膜３０２
により電気的に分離されている。また、１つのブロック
内においては、ゲート電極３０４によって活性領域が電
気的に分離されている。
シリコン基板上に形成されるゲート敷きつめ型ゲートア
レイを有する半導体装置の平面構造および断面構造につ
いて説明する。なお、図７６は、図７５中Ａ−Ａ線矢視
断面図である。図７７は、図７５中Ｘ−Ｘ線矢視断面図
である。まず、シリコン基板３１６の所定の位置には、
フィールド酸化膜３０２が形成されている。また、半導
体基板３１６は、ｐ型ＭＯＳ型電界効果トランジスタ形
成領域３１０と、ｎ型ＭＯＳ電界効果トランジスタ形成
領域３１２とが形成されている。ゲート電極３０４は、
下部トランジスタ形成領域３１０，３１２において規則
正しく配置されている。上記構造よりなるゲートアレイ
構造を含む半導体装置においては、ゲート電極３０４が
敷きつめられた各ブロックは、フィールド酸化膜３０２
により電気的に分離されている。また、１つのブロック
内においては、ゲート電極３０４によって活性領域が電
気的に分離されている。
【０００３】次に、図７８を参照して、ｎＭＯＳ型電界
効果トランジスタ形成領域３１２を用いてその動作原理
について具体的に説明する。たとえば、ゲート電極３０
４をグランド電位に固定することで、ゲート電極３１８
とソース領域３２０とドレイン領域３２２とからなるト
ランジスタ３１７と、ゲート電極３２４とソース領域３
２６とドレイン領域３２８とからなるトランジスタ３２
３とは電気的に分離され、別々に独立した動作を行なう
ことが可能となる。また、ｐ型ＭＯＳ電界効果トランジ
スタ形成領域３１０においても、同様に分離しようとす
るトランジスタ間にあるゲート電極を電源電位に固定す
ることで、同様の効果を得ることができる。
効果トランジスタ形成領域３１２を用いてその動作原理
について具体的に説明する。たとえば、ゲート電極３０
４をグランド電位に固定することで、ゲート電極３１８
とソース領域３２０とドレイン領域３２２とからなるト
ランジスタ３１７と、ゲート電極３２４とソース領域３
２６とドレイン領域３２８とからなるトランジスタ３２
３とは電気的に分離され、別々に独立した動作を行なう
ことが可能となる。また、ｐ型ＭＯＳ電界効果トランジ
スタ形成領域３１０においても、同様に分離しようとす
るトランジスタ間にあるゲート電極を電源電位に固定す
ることで、同様の効果を得ることができる。
【０００４】このように、分離しようとするトランジス
タ間にあるゲート電極を電源電位またはグランド電位に
固定することにより、トランジスタを電気的に分離する
方式を、ゲートアイソレーション方式と呼び、上記トラ
ンジスタ間にあるゲート電極をゲートアイソレーション
ゲート電極と呼んでいる。このゲートアイソレーション
方式は、フィールド酸化膜による分離方式と比較して、
ゲート電極が無駄なく有効的に使え、高集積化に適した
方法である。
タ間にあるゲート電極を電源電位またはグランド電位に
固定することにより、トランジスタを電気的に分離する
方式を、ゲートアイソレーション方式と呼び、上記トラ
ンジスタ間にあるゲート電極をゲートアイソレーション
ゲート電極と呼んでいる。このゲートアイソレーション
方式は、フィールド酸化膜による分離方式と比較して、
ゲート電極が無駄なく有効的に使え、高集積化に適した
方法である。
【０００５】次に、上述したゲートアイソレーション方
式を用いた、３入力のＮＡＮＤゲートを構成した半導体
装置について図７９および図８０を参照して説明する。
図７９（ａ），（ｂ）に示す３入力のＮＡＮＤゲートを
構成した半導体装置の平面図を図８０に示す。図８０に
おいて、上側のブロックがｐ型ＭＯＳ電界効果トランジ
スタ形成領域であり、下側のブロックがｎ型ＭＯＳ電界
効果トランジスタ形成領域である。ゲート電極およびソ
ース／ドレイン領域を、図８０に示すような内部配線構
造にすることにより、容易に３入力のＮＡＮＤゲートを
構成することができる。図８０において、ブロックの右
端のゲート電極をｐ型ＭＯＳ電界効果トランジスタ形成
領域とし、ｎ型ＭＯＳ型電界効果トランジスタ形成領域
をそれぞれ電源電位およびグランド電位に固定すること
で、隣接する他のトランジスタと電気的に分離すること
が可能となる。
式を用いた、３入力のＮＡＮＤゲートを構成した半導体
装置について図７９および図８０を参照して説明する。
図７９（ａ），（ｂ）に示す３入力のＮＡＮＤゲートを
構成した半導体装置の平面図を図８０に示す。図８０に
おいて、上側のブロックがｐ型ＭＯＳ電界効果トランジ
スタ形成領域であり、下側のブロックがｎ型ＭＯＳ電界
効果トランジスタ形成領域である。ゲート電極およびソ
ース／ドレイン領域を、図８０に示すような内部配線構
造にすることにより、容易に３入力のＮＡＮＤゲートを
構成することができる。図８０において、ブロックの右
端のゲート電極をｐ型ＭＯＳ電界効果トランジスタ形成
領域とし、ｎ型ＭＯＳ型電界効果トランジスタ形成領域
をそれぞれ電源電位およびグランド電位に固定すること
で、隣接する他のトランジスタと電気的に分離すること
が可能となる。
【０００６】以上のように説明した従来のゲート敷きつ
め型ゲートアレイを有する半導体装置は、バルクシリコ
ン基板上に作られている。これを、近年ＳＯＩ（Silico
n onInsulator）基板上に形成することが検討されてい
る。ＳＯＩ基板上にＣＭＯＳ電界効果トランジスタを形
成すると、バルクシリコン基板上に形成したＣＭＯＳ電
界効果トランジスタと比較して、 （１） 駆動能力の増加 （２） ソース／ドレイン領域のジャンクション容量の
低減 （３） ラッチアップフリー などの特徴が得られる。
め型ゲートアレイを有する半導体装置は、バルクシリコ
ン基板上に作られている。これを、近年ＳＯＩ（Silico
n onInsulator）基板上に形成することが検討されてい
る。ＳＯＩ基板上にＣＭＯＳ電界効果トランジスタを形
成すると、バルクシリコン基板上に形成したＣＭＯＳ電
界効果トランジスタと比較して、 （１） 駆動能力の増加 （２） ソース／ドレイン領域のジャンクション容量の
低減 （３） ラッチアップフリー などの特徴が得られる。
【０００７】図８１および図８２に、バルクシリコン基
板上とＳＯＩ基板上とにそれぞれＭＯＳ電界効果トラン
ジスタを形成した場合の断面図を示している。ＳＯＩ基
板によれば、チャネルの下の空乏層が埋込酸化膜までし
か延びないために、ゲート電極に加える電圧が効果的に
チャネル内のキャリアを発生し、駆動能力の増加という
特徴を得ることができる。また、ソース／ドレイン領域
のジャンクション容量の低減は、埋込酸化膜のためにソ
ース／ドレインのジャンクションがＳＯＩ層に垂直な面
にしか形成されないことから得ることが可能となる。ま
た、各ＭＯＳ電界効果トランジスタは、埋込酸化膜によ
り電気的には完全に分離されているため、従来問題とな
っていたラッチアップが発生することがない。
板上とＳＯＩ基板上とにそれぞれＭＯＳ電界効果トラン
ジスタを形成した場合の断面図を示している。ＳＯＩ基
板によれば、チャネルの下の空乏層が埋込酸化膜までし
か延びないために、ゲート電極に加える電圧が効果的に
チャネル内のキャリアを発生し、駆動能力の増加という
特徴を得ることができる。また、ソース／ドレイン領域
のジャンクション容量の低減は、埋込酸化膜のためにソ
ース／ドレインのジャンクションがＳＯＩ層に垂直な面
にしか形成されないことから得ることが可能となる。ま
た、各ＭＯＳ電界効果トランジスタは、埋込酸化膜によ
り電気的には完全に分離されているため、従来問題とな
っていたラッチアップが発生することがない。
【０００８】上述した特徴により、ＳＯＩ基板上にゲー
トアレイを形成すると、ラッチアップフリーの高速動作
を期待することが可能となる。
トアレイを形成すると、ラッチアップフリーの高速動作
を期待することが可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＳＯＩ基板上に作成されたＭＯＳ電界効果トランジスタ
は、チャネルとなるＳＯＩ層の基板浮遊効果により、ソ
ース／ドレイン間の耐圧がバルクシリコン基板上に作成
したものよりも低下してしまうという問題点があった。
図８３および図８４に、この基板浮遊効果によるソース
／ドレイン間の耐圧の低下の様子について説明する。図
８３は、バルクシリコン基板上に作成したＭＯＳ電界効
果トランジスタのＩｄ−Ｖｄ特性を示し、図８４は、Ｓ
ＯＩ基板上に作成したＭＯＳ電界効果トランジスタのＩ
ｄ−Ｖｄ特性を示している。
ＳＯＩ基板上に作成されたＭＯＳ電界効果トランジスタ
は、チャネルとなるＳＯＩ層の基板浮遊効果により、ソ
ース／ドレイン間の耐圧がバルクシリコン基板上に作成
したものよりも低下してしまうという問題点があった。
図８３および図８４に、この基板浮遊効果によるソース
／ドレイン間の耐圧の低下の様子について説明する。図
８３は、バルクシリコン基板上に作成したＭＯＳ電界効
果トランジスタのＩｄ−Ｖｄ特性を示し、図８４は、Ｓ
ＯＩ基板上に作成したＭＯＳ電界効果トランジスタのＩ
ｄ−Ｖｄ特性を示している。
【００１０】両図を参照して、バルクシリコン基板上に
制作したＭＯＳ電界効果トランジスタでは、耐圧が５ボ
ルト以上あるのに対して、ＳＯＩ基板上に作成したＭＯ
Ｓ電界効果トランジスタでは耐圧が２Ｖ程度しかないこ
とがわかる。
制作したＭＯＳ電界効果トランジスタでは、耐圧が５ボ
ルト以上あるのに対して、ＳＯＩ基板上に作成したＭＯ
Ｓ電界効果トランジスタでは耐圧が２Ｖ程度しかないこ
とがわかる。
【００１１】ここで、上記基板浮遊効果について、図８
５および図８６を参照して説明する。ドレイン領域３３
４近傍の空乏層内でインパクトイオン化により発生した
ホール３３８が、ソース領域３３０近傍のチャネル領域
３３２の下部に蓄積する。蓄積されたホール３３８は、
チャネル領域３３２下部に順次蓄積されることにより、
ＳＯＩ層の電位を持ち上げ、ソース領域３３０から電子
３３６の注入を誘発する。この注入された電子３３６
は、ドレイン領域３３４近傍に到達し新たにホール３３
８を発生させる。このように、電子３３６の注入とホー
ル３３８の発生によるいわゆるフィードフォワードルー
プが、ソース／ドレイン間の耐圧の低下原因となってい
る。
５および図８６を参照して説明する。ドレイン領域３３
４近傍の空乏層内でインパクトイオン化により発生した
ホール３３８が、ソース領域３３０近傍のチャネル領域
３３２の下部に蓄積する。蓄積されたホール３３８は、
チャネル領域３３２下部に順次蓄積されることにより、
ＳＯＩ層の電位を持ち上げ、ソース領域３３０から電子
３３６の注入を誘発する。この注入された電子３３６
は、ドレイン領域３３４近傍に到達し新たにホール３３
８を発生させる。このように、電子３３６の注入とホー
ル３３８の発生によるいわゆるフィードフォワードルー
プが、ソース／ドレイン間の耐圧の低下原因となってい
る。
【００１２】この基板浮遊効果の対策として、いくつか
の方法が検討されているが、最も確実な方法は、図８７
を参照して、チャネル領域３４４の電位を固定してホー
ル３３８の蓄積を防ぐ方法がある。たとえば、ｎＭＯＳ
電界効果トランジスタの場合は、チャネル領域がグラン
ド電位に固定され、ｐ型ＭＯＳ電界効果トランジスタの
場合は、チャネル領域を電源電位に固定することによ
り、ホール３３８の蓄積を防止することが可能となる。
チャネル領域３３２の電位を固定するために、通常ゲー
ト電極３４０の下よりＳＯＩ層を引出して、ボディコン
タクト３５２を取るための領域３５０を形成する。この
方法によれば、ホール３３８の蓄積を防ぐことは可能で
ある。しかし、ボディコンタクトを形成するための領域
３５０が余分に必要となり、半導体装置の高集積化に対
応しにくいという問題点があった。
の方法が検討されているが、最も確実な方法は、図８７
を参照して、チャネル領域３４４の電位を固定してホー
ル３３８の蓄積を防ぐ方法がある。たとえば、ｎＭＯＳ
電界効果トランジスタの場合は、チャネル領域がグラン
ド電位に固定され、ｐ型ＭＯＳ電界効果トランジスタの
場合は、チャネル領域を電源電位に固定することによ
り、ホール３３８の蓄積を防止することが可能となる。
チャネル領域３３２の電位を固定するために、通常ゲー
ト電極３４０の下よりＳＯＩ層を引出して、ボディコン
タクト３５２を取るための領域３５０を形成する。この
方法によれば、ホール３３８の蓄積を防ぐことは可能で
ある。しかし、ボディコンタクトを形成するための領域
３５０が余分に必要となり、半導体装置の高集積化に対
応しにくいという問題点があった。
【００１３】この発明は、上記のような問題点を解消す
るためになされたもので、従来のＳＯＩ基板上に形成さ
れるＭＯＳ電界効果トランジスタの問題点であった、ソ
ース／ドレイン間耐圧の低下を解消するとともに、高集
積化に対して問題となるボディコンタクトの領域を効率
的に配置することにより、ＳＯＩ基板を用いた半導体装
置の高集積化を可能とする、半導体装置およびその製造
方法を提供することを目的とする。
るためになされたもので、従来のＳＯＩ基板上に形成さ
れるＭＯＳ電界効果トランジスタの問題点であった、ソ
ース／ドレイン間耐圧の低下を解消するとともに、高集
積化に対して問題となるボディコンタクトの領域を効率
的に配置することにより、ＳＯＩ基板を用いた半導体装
置の高集積化を可能とする、半導体装置およびその製造
方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】この発明に基づいた請求
項１に記載の半導体装置においては、半導体層と、第１
のトランジスタ形成領域と、第２のトランジスタ形成領
域と、第３フィールド酸化膜とを備えている。上記半導
体層は、絶縁層の主表面上に形成されている。上記第１
のトランジスタ形成領域は、上記半導体層の主表面に形
成された、複数個の第１導電型ＭＯＳ電界効果トランジ
スタと、この複数個の第１導電型ＭＯＳ電界効果トラン
ジスタをそれぞれ分離するための第１フィールド酸化膜
とを含んでいる。
項１に記載の半導体装置においては、半導体層と、第１
のトランジスタ形成領域と、第２のトランジスタ形成領
域と、第３フィールド酸化膜とを備えている。上記半導
体層は、絶縁層の主表面上に形成されている。上記第１
のトランジスタ形成領域は、上記半導体層の主表面に形
成された、複数個の第１導電型ＭＯＳ電界効果トランジ
スタと、この複数個の第１導電型ＭＯＳ電界効果トラン
ジスタをそれぞれ分離するための第１フィールド酸化膜
とを含んでいる。
【００１５】上記第２のトランジスタ形成領域は、上記
半導体層の主表面に複数個の第２導電型ＭＯＳ電界効果
トランジスタと、この複数個の第２導電型ＭＯＳ電界効
果トランジスタをそれぞれ分離するための第２フィール
ド酸化膜とを含んでいる。上記第３フィールド酸化膜
は、上記半導体層の主表面から上記絶縁層の主表面に達
するように形成され、上記第１のトランジスタ形成領域
と、上記第２のトランジスタ形成領域とを分離するため
に設けられている。
半導体層の主表面に複数個の第２導電型ＭＯＳ電界効果
トランジスタと、この複数個の第２導電型ＭＯＳ電界効
果トランジスタをそれぞれ分離するための第２フィール
ド酸化膜とを含んでいる。上記第３フィールド酸化膜
は、上記半導体層の主表面から上記絶縁層の主表面に達
するように形成され、上記第１のトランジスタ形成領域
と、上記第２のトランジスタ形成領域とを分離するため
に設けられている。
【００１６】次に、この発明に基づいた請求項２に記載
の半導体装置においては、請求項１に記載の半導体装置
であって、第１の電極と第２の電極とを含んでいる。上
記第１の電極は、上記第１のトランジスタ形成領域にお
いて、上記第１フィールド酸化膜を貫通し、上記半導体
層に電気的に接続されている。また、上記第２の電極
は、上記第２のトランジスタ形成領域において、上記第
２フィールド酸化膜を貫通し、上記半導体層に電気的に
接続されている。
の半導体装置においては、請求項１に記載の半導体装置
であって、第１の電極と第２の電極とを含んでいる。上
記第１の電極は、上記第１のトランジスタ形成領域にお
いて、上記第１フィールド酸化膜を貫通し、上記半導体
層に電気的に接続されている。また、上記第２の電極
は、上記第２のトランジスタ形成領域において、上記第
２フィールド酸化膜を貫通し、上記半導体層に電気的に
接続されている。
【００１７】次に、この発明に基づいた請求項３に記載
の半導体装置においては、半導体層と、第１のトランジ
スタ形成領域と、第２のトランジスタ形成領域と、フィ
ールド酸化膜とを備えている。上記半導体層は絶縁層の
主表面上に形成されている。上記第１のトランジスタ形
成領域は、上記半導体層の主表面に形成された、複数個
の第１導電型ＭＯＳ電界効果トランジスタと、この複数
個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ
分離するための第１フィールドシールドゲート電極とを
含んでいる。
の半導体装置においては、半導体層と、第１のトランジ
スタ形成領域と、第２のトランジスタ形成領域と、フィ
ールド酸化膜とを備えている。上記半導体層は絶縁層の
主表面上に形成されている。上記第１のトランジスタ形
成領域は、上記半導体層の主表面に形成された、複数個
の第１導電型ＭＯＳ電界効果トランジスタと、この複数
個の第１導電型ＭＯＳ電界効果トランジスタをそれぞれ
分離するための第１フィールドシールドゲート電極とを
含んでいる。
【００１８】上記第２のトランジスタ形成領域は、上記
半導体層の主表面に複数個の第２導電型ＭＯＳ電界効果
トランジスタと、この複数個の第２導電型ＭＯＳ電界効
果トランジスタをそれぞれ分離するための第２フィール
ドシールドゲート電極とを含んでいる。上記フィールド
酸化膜は、上記半導体層の主表面から上記絶縁層の主表
面に達するように形成され、上記第１のトランジスタ形
成領域と、上記第２のトランジスタ形成領域とを分離す
るために設けられている。
半導体層の主表面に複数個の第２導電型ＭＯＳ電界効果
トランジスタと、この複数個の第２導電型ＭＯＳ電界効
果トランジスタをそれぞれ分離するための第２フィール
ドシールドゲート電極とを含んでいる。上記フィールド
酸化膜は、上記半導体層の主表面から上記絶縁層の主表
面に達するように形成され、上記第１のトランジスタ形
成領域と、上記第２のトランジスタ形成領域とを分離す
るために設けられている。
【００１９】次に、この発明に基づいた請求項４に記載
の半導体装置においては、請求項３に記載の半導体装置
であって、第１の電極と第２の電極とを含んでいる。上
記第１の電極は、上記第１のトランジスタ形成領域にお
いて、上記半導体層に電気的に接続されている。上記第
２の電極は、上記第２のトランジスタ形成領域におい
て、上記半導体層に電気的に接続されている。
の半導体装置においては、請求項３に記載の半導体装置
であって、第１の電極と第２の電極とを含んでいる。上
記第１の電極は、上記第１のトランジスタ形成領域にお
いて、上記半導体層に電気的に接続されている。上記第
２の電極は、上記第２のトランジスタ形成領域におい
て、上記半導体層に電気的に接続されている。
【００２０】次に、この発明に基づいた請求項５に記載
の半導体装置においては、半導体層と、第１のトランジ
スタ形成領域と、第２のトランジスタ形成領域と、メサ
分離領域とを備えている。上記半導体層は絶縁層の主表
面上に形成されている。上記第１のトランジスタ形成領
域は、上記半導体層の主表面に形成され、複数個の第１
導電型ＭＯＳ電界効果トランジスタと、この複数個の第
１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離す
るための第１フィールドシールドゲート電極とを含んで
いる。
の半導体装置においては、半導体層と、第１のトランジ
スタ形成領域と、第２のトランジスタ形成領域と、メサ
分離領域とを備えている。上記半導体層は絶縁層の主表
面上に形成されている。上記第１のトランジスタ形成領
域は、上記半導体層の主表面に形成され、複数個の第１
導電型ＭＯＳ電界効果トランジスタと、この複数個の第
１導電型ＭＯＳ電界効果トランジスタをそれぞれ分離す
るための第１フィールドシールドゲート電極とを含んで
いる。
【００２１】上記第２のトランジスタ形成領域は、上記
半導体層の主表面に複数個の第２導電型ＭＯＳ電界効果
トランジスタと、この複数個の第２導電型ＭＯＳ電界効
果トランジスタをそれぞれ分離するための第２フィール
ドシールドゲート電極とを含んでいる。上記メサ分離領
域は、上記第１のトランジスタ形成領域と、上記第２の
トランジスタ形成領域とを分離するために設けられてい
る。
半導体層の主表面に複数個の第２導電型ＭＯＳ電界効果
トランジスタと、この複数個の第２導電型ＭＯＳ電界効
果トランジスタをそれぞれ分離するための第２フィール
ドシールドゲート電極とを含んでいる。上記メサ分離領
域は、上記第１のトランジスタ形成領域と、上記第２の
トランジスタ形成領域とを分離するために設けられてい
る。
【００２２】次に、この発明に基づいた請求項６に記載
の半導体装置においては、請求項５に記載の半導体装置
であって、第１の電極と第２の電極とを備えている。上
記第１の電極は、上記第１のトランジスタ形成領域にお
いて、上記半導体層に電気的に接続されている。上記第
２の電極は、上記第２のトランジスタ形成領域におい
て、上記半導体層に電気的に接続されている。
の半導体装置においては、請求項５に記載の半導体装置
であって、第１の電極と第２の電極とを備えている。上
記第１の電極は、上記第１のトランジスタ形成領域にお
いて、上記半導体層に電気的に接続されている。上記第
２の電極は、上記第２のトランジスタ形成領域におい
て、上記半導体層に電気的に接続されている。
【００２３】次に、この発明に基づいた請求項７に記載
の半導体装置においては、請求項５に記載の半導体装置
であって、上記メサ分離領域の上記半導体層の端面部分
に、第３フィールドシールドゲート電極を有している。
の半導体装置においては、請求項５に記載の半導体装置
であって、上記メサ分離領域の上記半導体層の端面部分
に、第３フィールドシールドゲート電極を有している。
【００２４】次に、この発明に基づいた請求項８に記載
の半導体装置においては、請求項４または請求項６に記
載の半導体装置であって、上記第１の電極は上記第１フ
ィールドシールドゲート電極と電気的に絶縁されて配置
され、上記第２の電極は、上記第２フィールドシールド
ゲート電極と電気的に絶縁されて配置されている。
の半導体装置においては、請求項４または請求項６に記
載の半導体装置であって、上記第１の電極は上記第１フ
ィールドシールドゲート電極と電気的に絶縁されて配置
され、上記第２の電極は、上記第２フィールドシールド
ゲート電極と電気的に絶縁されて配置されている。
【００２５】次に、この発明に基づいた請求項９に記載
の半導体装置においては、請求項４または請求項６に記
載の半導体装置であって、上記第１の電極は、上記第１
フィールドシールドゲート電極と電気的に接続して配置
され、上記第２の電極は、上記第２フィールドシールド
ゲート電極と電気的に接続して配置されている。
の半導体装置においては、請求項４または請求項６に記
載の半導体装置であって、上記第１の電極は、上記第１
フィールドシールドゲート電極と電気的に接続して配置
され、上記第２の電極は、上記第２フィールドシールド
ゲート電極と電気的に接続して配置されている。
【００２６】次に、この発明に基づいた請求項１０に記
載の半導体装置においては、請求項４または請求項６に
記載の半導体装置であって、上記第１の電極は、上記第
１フィールドシールドゲート電極の平面領域よりも外側
に配置され、上記第２の電極は、上記第２フィールドシ
ールドゲート電極の平面領域よりも外側に配置されてい
る。
載の半導体装置においては、請求項４または請求項６に
記載の半導体装置であって、上記第１の電極は、上記第
１フィールドシールドゲート電極の平面領域よりも外側
に配置され、上記第２の電極は、上記第２フィールドシ
ールドゲート電極の平面領域よりも外側に配置されてい
る。
【００２７】次に、この発明に基づいた請求項１１に記
載の半導体装置においては、請求項４または請求項６に
記載の半導体装置であって、上記第１フィールドシール
ドゲート電極は、上記第１導電型ＭＯＳ電界効果トラン
ジスタのゲート電極が延びる方向に対して直交する方向
に延びる主第１フィールドシールドゲート電極と、この
主第１フィールドシールドゲート電極に直交する２本の
副第１フィールドシールドゲート電極とを備え、この２
本の副第１フィールドシールドゲート電極間において、
上記第１の電極が設けられている。
載の半導体装置においては、請求項４または請求項６に
記載の半導体装置であって、上記第１フィールドシール
ドゲート電極は、上記第１導電型ＭＯＳ電界効果トラン
ジスタのゲート電極が延びる方向に対して直交する方向
に延びる主第１フィールドシールドゲート電極と、この
主第１フィールドシールドゲート電極に直交する２本の
副第１フィールドシールドゲート電極とを備え、この２
本の副第１フィールドシールドゲート電極間において、
上記第１の電極が設けられている。
【００２８】また、上記第２フィールドシールドゲート
電極は、上記第２導電型ＭＯＳ電界効果トランジスタの
ゲート電極が延びる方向に対して直交する方向に延びる
主第２フィールドシールドゲート電極と、この主第２フ
ィールドシールドゲート電極に直交する２本の副第２フ
ィールドシールドゲート電極とを備えている。この２本
の副第２フィールドシールドゲート電極間において上記
第２の電極が設けられている。
電極は、上記第２導電型ＭＯＳ電界効果トランジスタの
ゲート電極が延びる方向に対して直交する方向に延びる
主第２フィールドシールドゲート電極と、この主第２フ
ィールドシールドゲート電極に直交する２本の副第２フ
ィールドシールドゲート電極とを備えている。この２本
の副第２フィールドシールドゲート電極間において上記
第２の電極が設けられている。
【００２９】次に、この発明に基づいた請求項１２に記
載の半導体装置においては、請求項４または請求項６に
記載の半導体装置であって、上記第１の電極は、上記複
数個の第１導電型ＭＯＳ電界効果トランジスタの任意の
２本のゲート電極間の上記半導体層に接続され、上記第
２の電極は、上記複数個の第２導電型ＭＯＳ電界効果ト
ランジスタの任意の２本のゲート電極間の上記半導体層
に接続されている。
載の半導体装置においては、請求項４または請求項６に
記載の半導体装置であって、上記第１の電極は、上記複
数個の第１導電型ＭＯＳ電界効果トランジスタの任意の
２本のゲート電極間の上記半導体層に接続され、上記第
２の電極は、上記複数個の第２導電型ＭＯＳ電界効果ト
ランジスタの任意の２本のゲート電極間の上記半導体層
に接続されている。
【００３０】次に、この発明に基づいた請求項１３に記
載の半導体装置においては、請求項３または請求項５に
記載の半導体装置であって、上記第１フィールドシール
ドゲート電極は、上記第１のトランジスタ形成領域内に
形成され、かつ、上記第１フィールドシールドゲート電
極の端部に位置する上記第１のトランジスタ形成領域に
は、凹部が設けられている。上記第２フィールドシール
ドゲート電極は、上記第１のトランジスタ形成領域内に
形成され、かつ、上記第２フィールドシールドゲート電
極の端部に位置する上記第２のトランジスタ形成領域に
は、凹部が設けられている。
載の半導体装置においては、請求項３または請求項５に
記載の半導体装置であって、上記第１フィールドシール
ドゲート電極は、上記第１のトランジスタ形成領域内に
形成され、かつ、上記第１フィールドシールドゲート電
極の端部に位置する上記第１のトランジスタ形成領域に
は、凹部が設けられている。上記第２フィールドシール
ドゲート電極は、上記第１のトランジスタ形成領域内に
形成され、かつ、上記第２フィールドシールドゲート電
極の端部に位置する上記第２のトランジスタ形成領域に
は、凹部が設けられている。
【００３１】次に、この発明に基づいた請求項１４に記
載の半導体装置においては、請求項３または請求項５に
記載の半導体装置であって、上記第１フィールドシール
ドゲート電極の外側の領域の上記半導体層に、この半導
体層を所定の電位に保持するための第２導電型の第１不
純物領域と、上記第２フィールドシールドゲート電極の
外側の領域の上記半導体層に、この半導体層を所定の電
位に保持するための第１導電型の第１不純物領域とを有
している。
載の半導体装置においては、請求項３または請求項５に
記載の半導体装置であって、上記第１フィールドシール
ドゲート電極の外側の領域の上記半導体層に、この半導
体層を所定の電位に保持するための第２導電型の第１不
純物領域と、上記第２フィールドシールドゲート電極の
外側の領域の上記半導体層に、この半導体層を所定の電
位に保持するための第１導電型の第１不純物領域とを有
している。
【００３２】次に、この発明に基づいた請求項１５に記
載の半導体装置においては、請求項１４に記載の半導体
装置であって、上記第１導電型の第１不純物領域と、上
記第２導電型の第１不純物領域との界面に所定の溝が設
けられている。
載の半導体装置においては、請求項１４に記載の半導体
装置であって、上記第１導電型の第１不純物領域と、上
記第２導電型の第１不純物領域との界面に所定の溝が設
けられている。
【００３３】次に、この発明に基づいた請求項１６に記
載の半導体装置においては、請求項１４に記載の半導体
装置であって、上記第１導電型の第１不純物領域の外側
に、上記第１導電型の第１不純物領域よりも不純物濃度
が低い第１導電型の第２不純物領域を有し、上記第２導
電型の第１不純物領域の外側に、上記第２導電型の第１
不純物領域よりも不純物濃度が低い第２導電型の第２不
純物領域を有している。
載の半導体装置においては、請求項１４に記載の半導体
装置であって、上記第１導電型の第１不純物領域の外側
に、上記第１導電型の第１不純物領域よりも不純物濃度
が低い第１導電型の第２不純物領域を有し、上記第２導
電型の第１不純物領域の外側に、上記第２導電型の第１
不純物領域よりも不純物濃度が低い第２導電型の第２不
純物領域を有している。
【００３４】次に、この発明に基づいた請求項１７に記
載の半導体装置においては、請求項３または請求項５に
記載の半導体装置であって、上記第１フィールドシール
ドゲート電極と上記第２フィールドシールドゲート電極
との間の上記半導体層に、この半導体層を所定の電位に
保持するための第１導電型の不純物領域を有している。
載の半導体装置においては、請求項３または請求項５に
記載の半導体装置であって、上記第１フィールドシール
ドゲート電極と上記第２フィールドシールドゲート電極
との間の上記半導体層に、この半導体層を所定の電位に
保持するための第１導電型の不純物領域を有している。
【００３５】次に、この発明に基づいた請求項１８に記
載の半導体装置においては、請求項３または請求項５に
記載の半導体装置であって、上記第２導電型ＭＯＳ電界
効果トランジスタのゲート電極下のソース領域の近傍
に、このソース領域よりも不純物濃度が高い高濃度不純
物領域を有している。
載の半導体装置においては、請求項３または請求項５に
記載の半導体装置であって、上記第２導電型ＭＯＳ電界
効果トランジスタのゲート電極下のソース領域の近傍
に、このソース領域よりも不純物濃度が高い高濃度不純
物領域を有している。
【００３６】次に、この発明に基づいた請求項１９に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
載の半導体装置の製造方法においては、以下の工程を備
えている。
【００３７】まず、基板の上に絶縁膜が形成される。そ
の後、上記絶縁膜の上に半導体層が形成される。その
後、上記半導体層の上に酸化膜を形成し、選択酸化法を
用いて上記絶縁膜に達する第１フィールド酸化膜が所定
の位置に複数個形成される。次に、上記第１フィールド
酸化膜に挟まれた領域に、再び選択酸化法を用いて、上
記第１フィールド酸化膜よりも薄い第２フィールド酸化
膜が形成される。
の後、上記絶縁膜の上に半導体層が形成される。その
後、上記半導体層の上に酸化膜を形成し、選択酸化法を
用いて上記絶縁膜に達する第１フィールド酸化膜が所定
の位置に複数個形成される。次に、上記第１フィールド
酸化膜に挟まれた領域に、再び選択酸化法を用いて、上
記第１フィールド酸化膜よりも薄い第２フィールド酸化
膜が形成される。
【００３８】次に、この発明に基づいた請求項２０に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
載の半導体装置の製造方法においては、以下の工程を備
えている。
【００３９】まず、基板の上に絶縁膜が形成される。そ
の後、上記絶縁膜の上に半導体層が形成される。次に、
上記半導体層の上に酸化膜を形成し、選択酸化法を用い
て、第１の幅を有する第１フィールド酸化膜と、上記第
１の幅よりも狭い第２の幅を有する第２フィールド酸化
膜とを形成する。次に、再び選択酸化法を用いて、第１
フィールド酸化膜のみさらに酸化を行ない、上記絶縁膜
に達するまで膜厚を成長させる。
の後、上記絶縁膜の上に半導体層が形成される。次に、
上記半導体層の上に酸化膜を形成し、選択酸化法を用い
て、第１の幅を有する第１フィールド酸化膜と、上記第
１の幅よりも狭い第２の幅を有する第２フィールド酸化
膜とを形成する。次に、再び選択酸化法を用いて、第１
フィールド酸化膜のみさらに酸化を行ない、上記絶縁膜
に達するまで膜厚を成長させる。
【００４０】次に、この発明に基づいた請求項２１に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
載の半導体装置の製造方法においては、以下の工程を備
えている。
【００４１】まず、基板の上に絶縁膜が形成される。そ
の後、上記絶縁膜の上に半導体層が形成される。次に、
上記半導体層の上に酸化膜が形成される。その後、上記
酸化膜の上に窒化膜が形成される。次に、上記窒化膜の
上に所定のパターンを有するレジスト膜を形成し、この
レジスト膜をマスクとして、上記半導体層の所定の深さ
までエッチングを行ない、上記半導体層に所定深さの凹
部が形成される。
の後、上記絶縁膜の上に半導体層が形成される。次に、
上記半導体層の上に酸化膜が形成される。その後、上記
酸化膜の上に窒化膜が形成される。次に、上記窒化膜の
上に所定のパターンを有するレジスト膜を形成し、この
レジスト膜をマスクとして、上記半導体層の所定の深さ
までエッチングを行ない、上記半導体層に所定深さの凹
部が形成される。
【００４２】次に、上記レジスト膜を除去した後、再び
所定のパターンを有するレジスト膜を形成し、このレジ
スト膜をマスクとして、上記凹部と凹部との間に位置す
る窒化膜のパターニングが行なわれる。次に、上記レジ
スト膜を除去した後、上記窒化膜をマスクとして、選択
酸化法により、上記凹部における酸化膜が絶縁膜に達す
る第１のフィールド酸化膜と、上記凹部と上記凹部との
間に第２のフィールド酸化膜とが形成される。
所定のパターンを有するレジスト膜を形成し、このレジ
スト膜をマスクとして、上記凹部と凹部との間に位置す
る窒化膜のパターニングが行なわれる。次に、上記レジ
スト膜を除去した後、上記窒化膜をマスクとして、選択
酸化法により、上記凹部における酸化膜が絶縁膜に達す
る第１のフィールド酸化膜と、上記凹部と上記凹部との
間に第２のフィールド酸化膜とが形成される。
【００４３】次に、この発明に基づいた請求項２２に記
載の半導体装置の製造方法においては、以下の工程を備
えている。
載の半導体装置の製造方法においては、以下の工程を備
えている。
【００４４】まず、基板の上に絶縁膜が形成される。そ
の後、絶縁膜の上に半導体層が形成される。次に、上記
半導体層の上に酸化膜が形成される。その後、上記酸化
膜の上にバッファ層が形成される。次に、上記バッファ
層の上に窒化膜が形成される。その後、上記窒化膜の上
に第１の開口部とこの第１の開口部よりも幅の広い第２
の開口部とを有する第１のレジスト膜を形成し、このレ
ジスト膜をマスクとして、上記バッファ層の表面が露出
するまで上記窒化膜のエッチングが行なわれる。
の後、絶縁膜の上に半導体層が形成される。次に、上記
半導体層の上に酸化膜が形成される。その後、上記酸化
膜の上にバッファ層が形成される。次に、上記バッファ
層の上に窒化膜が形成される。その後、上記窒化膜の上
に第１の開口部とこの第１の開口部よりも幅の広い第２
の開口部とを有する第１のレジスト膜を形成し、このレ
ジスト膜をマスクとして、上記バッファ層の表面が露出
するまで上記窒化膜のエッチングが行なわれる。
【００４５】次に、上記第１の開口部のみが充填される
ように第２のレジスト膜を形成し、上記第１のレジスト
膜と上記第２のレジスト膜とをマスクとして、上記バッ
ファ層のエッチングが行なわれる。次に、第１および第
２のレジスト膜を除去した後、窒化膜をマスクとして選
択酸化法により、上記第１の開口部の位置に、上記絶縁
膜に達する第１のフィールド酸化膜と、上記第２の開口
部の位置に第２のフィールド酸化膜とが形成される。
ように第２のレジスト膜を形成し、上記第１のレジスト
膜と上記第２のレジスト膜とをマスクとして、上記バッ
ファ層のエッチングが行なわれる。次に、第１および第
２のレジスト膜を除去した後、窒化膜をマスクとして選
択酸化法により、上記第１の開口部の位置に、上記絶縁
膜に達する第１のフィールド酸化膜と、上記第２の開口
部の位置に第２のフィールド酸化膜とが形成される。
【００４６】
【作用】この発明に基づいた請求項１ないし請求項４お
よび請求項８ないし請求項１８に記載の半導体装置によ
れば、半導体層の主表面から絶縁層の主表面に達するよ
うにフィールド酸化膜を形成している。これにより、第
１のトランジスタ形成領域と第２のトランジスタ形成領
域とを電気的に完全に分離することができる。したがっ
て、第１のトランジスタ形成領域と第２のトランジスタ
形成領域間に生じるラッチアップ現象の発生を完全に防
止することができる。
よび請求項８ないし請求項１８に記載の半導体装置によ
れば、半導体層の主表面から絶縁層の主表面に達するよ
うにフィールド酸化膜を形成している。これにより、第
１のトランジスタ形成領域と第２のトランジスタ形成領
域とを電気的に完全に分離することができる。したがっ
て、第１のトランジスタ形成領域と第２のトランジスタ
形成領域間に生じるラッチアップ現象の発生を完全に防
止することができる。
【００４７】次に、請求項５ないし請求項７および請求
項８ないし請求項１８に記載の半導体装置によれば、第
１のトランジスタ形成領域と第２のトランジスタ形成領
域とを分離するために、メサ分離領域を設けている。こ
れにより、第１のトランジスタ形成領域と第２のトラン
ジスタ形成領域とを電気的に完全に分離することができ
る。したがって、ラッチアップの発生を完全に防止する
ことができる。
項８ないし請求項１８に記載の半導体装置によれば、第
１のトランジスタ形成領域と第２のトランジスタ形成領
域とを分離するために、メサ分離領域を設けている。こ
れにより、第１のトランジスタ形成領域と第２のトラン
ジスタ形成領域とを電気的に完全に分離することができ
る。したがって、ラッチアップの発生を完全に防止する
ことができる。
【００４８】次に、請求項２、請求項４および請求項６
に記載の半導体装置によれば、第１および第２のトラン
ジスタ形成領域のそれぞれの半導体層を、別々に所定の
電位に固定することができる。その結果、基板浮遊効果
によるソース／ドレイン間耐圧の低下を防止することが
可能となる。
に記載の半導体装置によれば、第１および第２のトラン
ジスタ形成領域のそれぞれの半導体層を、別々に所定の
電位に固定することができる。その結果、基板浮遊効果
によるソース／ドレイン間耐圧の低下を防止することが
可能となる。
【００４９】次に、請求項７に記載の半導体装置によれ
ば、メサ分離領域の半導体層の端面部分に第３フィール
ドシールドゲート電極を有している。これにより、半導
体層の端面部分にフィールドシールドゲート電極により
電圧を加えることができる。その結果、半導体層の端面
部分の電位が抑えられるために、電界集中を防止し、ま
た、リーク電流が流れることを防ぐことができるため
に、半導体層の側壁やコーナ部分のしきい値電圧の低下
を防止することが可能となる。
ば、メサ分離領域の半導体層の端面部分に第３フィール
ドシールドゲート電極を有している。これにより、半導
体層の端面部分にフィールドシールドゲート電極により
電圧を加えることができる。その結果、半導体層の端面
部分の電位が抑えられるために、電界集中を防止し、ま
た、リーク電流が流れることを防ぐことができるため
に、半導体層の側壁やコーナ部分のしきい値電圧の低下
を防止することが可能となる。
【００５０】次に、請求項８に記載の半導体装置によれ
ば、第１の電極は、第１フィールドシールドゲート電極
と電気的に絶縁されて配置され、第２の電極は第２フィ
ールドシールドゲート電極と電気的に絶縁されて配置さ
れている。これにより、第１フィールドシールドゲート
電極と第２フィールドシールドゲート電極とは、半導体
層とは別々の電位に設定することが可能となる。
ば、第１の電極は、第１フィールドシールドゲート電極
と電気的に絶縁されて配置され、第２の電極は第２フィ
ールドシールドゲート電極と電気的に絶縁されて配置さ
れている。これにより、第１フィールドシールドゲート
電極と第２フィールドシールドゲート電極とは、半導体
層とは別々の電位に設定することが可能となる。
【００５１】次に、この発明に基づいた請求項９に記載
の半導体装置によれば、第１の電極は、第１フィールド
シールドゲート電極と電気的に接続して配置され、第２
の電極は第２フィールドシールドゲート電極と電気的に
接続して配置されている。これにより、第１フィールド
シールドゲート電極と第２フィールドシールドゲート電
極とは、半導体層と同一の電位に設定することが可能と
なる。
の半導体装置によれば、第１の電極は、第１フィールド
シールドゲート電極と電気的に接続して配置され、第２
の電極は第２フィールドシールドゲート電極と電気的に
接続して配置されている。これにより、第１フィールド
シールドゲート電極と第２フィールドシールドゲート電
極とは、半導体層と同一の電位に設定することが可能と
なる。
【００５２】次に、請求項１２に記載の半導体装置によ
れば、不使用領域のゲート電極を用いて、ＭＯＳ電界効
果トランジスタの分離を行なっている。これにより、分
離領域を形成する必要がなくなるため、半導体装置の高
集積化を図ることが可能となる。
れば、不使用領域のゲート電極を用いて、ＭＯＳ電界効
果トランジスタの分離を行なっている。これにより、分
離領域を形成する必要がなくなるため、半導体装置の高
集積化を図ることが可能となる。
【００５３】次に、請求項１３に記載の半導体装置によ
れば、第１フィールドシールドゲート電極の端部に位置
する第１のトランジスタ形成領域に凹部が設けられ、第
２フィールドシールドゲート電極の端部に位置する第２
のトランジスタ形成領域に凹部が設けられている。これ
により、第１および第２フィールドシールドゲート電極
を、第１および第２ＭＯＳトランジスタ形成領域内に形
成することが可能となる。その結果、ＭＯＳトランジス
タ形成領域を並列して配置させる場合の間隔を、最小分
離幅にすることができる。したがって、半導体装置の高
集積化を図ることが可能となる。
れば、第１フィールドシールドゲート電極の端部に位置
する第１のトランジスタ形成領域に凹部が設けられ、第
２フィールドシールドゲート電極の端部に位置する第２
のトランジスタ形成領域に凹部が設けられている。これ
により、第１および第２フィールドシールドゲート電極
を、第１および第２ＭＯＳトランジスタ形成領域内に形
成することが可能となる。その結果、ＭＯＳトランジス
タ形成領域を並列して配置させる場合の間隔を、最小分
離幅にすることができる。したがって、半導体装置の高
集積化を図ることが可能となる。
【００５４】次に、請求項１４に記載の半導体装置によ
れば、第２導電型の第１不純物領域と第１導電型の第１
不純物領域とを設けている。これにより、インパクトイ
オン化によって発生した余分なキャリアを、この不純物
領域を用いて引抜き、チャネル電位の上昇を防止するこ
とができる。その結果、ソース／ドレイン間の耐圧を向
上させることが可能となる。
れば、第２導電型の第１不純物領域と第１導電型の第１
不純物領域とを設けている。これにより、インパクトイ
オン化によって発生した余分なキャリアを、この不純物
領域を用いて引抜き、チャネル電位の上昇を防止するこ
とができる。その結果、ソース／ドレイン間の耐圧を向
上させることが可能となる。
【００５５】次に、請求項１５に記載の半導体装置によ
れば、第１導電型の第１不純物領域と第２導電型の第１
不純物領域との界面に所定の溝が設けられている。これ
により、第１導電型の第１不純物領域と第２導電型の第
１不純物領域との間に加わる高電界を緩和することが可
能となる。
れば、第１導電型の第１不純物領域と第２導電型の第１
不純物領域との界面に所定の溝が設けられている。これ
により、第１導電型の第１不純物領域と第２導電型の第
１不純物領域との間に加わる高電界を緩和することが可
能となる。
【００５６】次に、請求項１６に記載の半導体装置によ
れば、第１導電型の第１不純物領域と第２導電型の第１
不純物領域との間に、第１導電型の第１不純物領域より
も不純物濃度が低い第１導電型の第２不純物領域と、第
２導電型の第１不純物領域よりも不純物濃度が低い第２
導電型の第２不純物領域とを設けている。これにより、
第１導電型の第１不純物領域と第２導電型の第１不純物
領域との間にかかる高電界を緩和し、高耐圧を確保する
ことが可能となる。
れば、第１導電型の第１不純物領域と第２導電型の第１
不純物領域との間に、第１導電型の第１不純物領域より
も不純物濃度が低い第１導電型の第２不純物領域と、第
２導電型の第１不純物領域よりも不純物濃度が低い第２
導電型の第２不純物領域とを設けている。これにより、
第１導電型の第１不純物領域と第２導電型の第１不純物
領域との間にかかる高電界を緩和し、高耐圧を確保する
ことが可能となる。
【００５７】次に、請求項１７に記載の半導体装置によ
れば、第１フィールドシールドゲート電極と第２フィー
ルドシールドゲート電極との間の半導体層に第１導電型
の不純物領域を設けている。これにより、チャネル内に
おけるインパクトイオン化で発生したホールを引抜き、
チャネル電位の上昇を防止することが可能となる。
れば、第１フィールドシールドゲート電極と第２フィー
ルドシールドゲート電極との間の半導体層に第１導電型
の不純物領域を設けている。これにより、チャネル内に
おけるインパクトイオン化で発生したホールを引抜き、
チャネル電位の上昇を防止することが可能となる。
【００５８】次に、請求項１８に記載の半導体装置によ
れば、第２導電型ＭＯＳ電界効果トランジスタのゲート
電極下のソース領域の近傍にこのソース領域よりも不純
物濃度が高い高濃度不純物領域が設けられている。これ
により、ドレイン領域近傍のチャネル領域で、インパク
トイオン化により発生したホールは、ソース領域近傍へ
流れていく。このとき、高濃度不純物領域を形成してい
るために、ソース領域へのポテンシャルバリアが高くな
り、これによりホールはソース領域へ流入しにくくな
り、ソース領域からの電子の注入を抑制することが可能
となる。
れば、第２導電型ＭＯＳ電界効果トランジスタのゲート
電極下のソース領域の近傍にこのソース領域よりも不純
物濃度が高い高濃度不純物領域が設けられている。これ
により、ドレイン領域近傍のチャネル領域で、インパク
トイオン化により発生したホールは、ソース領域近傍へ
流れていく。このとき、高濃度不純物領域を形成してい
るために、ソース領域へのポテンシャルバリアが高くな
り、これによりホールはソース領域へ流入しにくくな
り、ソース領域からの電子の注入を抑制することが可能
となる。
【００５９】次に、請求項１９ないし請求項２０に記載
の半導体装置の製造方法によれば、半導体層の主表面か
ら絶縁層の主表面に達し、第１トランジスタ形成領域と
第２トランジスタ形成領域とを電気的に完全に分離する
ための第３フィールド酸化膜と、第１トランジスタ形成
領域内の第１フィールド酸化膜と、第２トランジスタ形
成領域内の第２フィールド酸化膜とを容易に形成するこ
とが可能となる。
の半導体装置の製造方法によれば、半導体層の主表面か
ら絶縁層の主表面に達し、第１トランジスタ形成領域と
第２トランジスタ形成領域とを電気的に完全に分離する
ための第３フィールド酸化膜と、第１トランジスタ形成
領域内の第１フィールド酸化膜と、第２トランジスタ形
成領域内の第２フィールド酸化膜とを容易に形成するこ
とが可能となる。
【００６０】
【実施例】以下、この発明に基づいた第１の実施例につ
いて図を参照して説明する。
いて図を参照して説明する。
【００６１】まず、図１を参照して、この第１の実施例
における半導体装置の断面構造について説明する。シリ
コン基板２の上に膜厚約３８００〜４２００Åの埋込酸
化膜４が形成されている。この埋込酸化膜４の上に、膜
厚約５００〜１０００ÅのＳＯＩ層５が形成されてい
る。ＳＯＩ層５の表面には、ＳＯＩ層５の表面から埋込
酸化膜４の表面にまで達する第１フィールド酸化膜１０
が形成され、この第１フィールド酸化膜１０により、ｐ
ＭＯＳ電界効果トランジスタ活性領域６とｎＭＯＳ電界
効果トランジスタ活性領域８とに分離されている。ま
た、ｐＭＯＳ電界効果トランジスタ活性領域６の表面に
は、ｐＭＯＳ電界効果トランジスタを分離するための第
２フィールド酸化膜１２が形成されている。また、ｎＭ
ＯＳ電界効果トランジスタ活性領域８の表面にも、ｎＭ
ＯＳ電界効果トランジスタを分離するための第２フィー
ルド酸化膜１２が形成されている。
における半導体装置の断面構造について説明する。シリ
コン基板２の上に膜厚約３８００〜４２００Åの埋込酸
化膜４が形成されている。この埋込酸化膜４の上に、膜
厚約５００〜１０００ÅのＳＯＩ層５が形成されてい
る。ＳＯＩ層５の表面には、ＳＯＩ層５の表面から埋込
酸化膜４の表面にまで達する第１フィールド酸化膜１０
が形成され、この第１フィールド酸化膜１０により、ｐ
ＭＯＳ電界効果トランジスタ活性領域６とｎＭＯＳ電界
効果トランジスタ活性領域８とに分離されている。ま
た、ｐＭＯＳ電界効果トランジスタ活性領域６の表面に
は、ｐＭＯＳ電界効果トランジスタを分離するための第
２フィールド酸化膜１２が形成されている。また、ｎＭ
ＯＳ電界効果トランジスタ活性領域８の表面にも、ｎＭ
ＯＳ電界効果トランジスタを分離するための第２フィー
ルド酸化膜１２が形成されている。
【００６２】図１に示すように、第１フィールド酸化膜
１０は、厚くして埋込酸化膜４に接するように形成する
ことで、ｐＭＯＳ電界効果トランジスタ形成領域と、ｎ
ＭＯＳ電界効果トランジスタ形成領域とを完全に分離し
て、ラッチアップの発生を完全に防止することができ
る。一方、第２フィールド酸化膜１２の膜厚は、第１フ
ィールド酸化膜１０よりも薄くすることにより、この第
２フィールド酸化膜１２の下の領域のＳＯＩ層５を用い
て、チャネル部の電位を固定することが可能となる。
１０は、厚くして埋込酸化膜４に接するように形成する
ことで、ｐＭＯＳ電界効果トランジスタ形成領域と、ｎ
ＭＯＳ電界効果トランジスタ形成領域とを完全に分離し
て、ラッチアップの発生を完全に防止することができ
る。一方、第２フィールド酸化膜１２の膜厚は、第１フ
ィールド酸化膜１０よりも薄くすることにより、この第
２フィールド酸化膜１２の下の領域のＳＯＩ層５を用い
て、チャネル部の電位を固定することが可能となる。
【００６３】次に、図２を参照して、第２フィールド酸
化膜１２下の電位固定を行なう方法について説明する。
まず、ｐＭＯＳ電界効果トランジスタ活性領域６におい
て、第２フィールド酸化膜１２の下方の領域に、ｎ型の
電位固定領域２２が形成され、このｎ型の電位固定領域
２２に電気的に接続するように、第２フィールド酸化膜
１２を貫通する電位固定電極１８が設けられている。さ
らに、ｎＭＯＳ電界効果トランジスタ活性領域８におい
ても、第２フィールド酸化膜１２の下方の領域にｐ型の
電位固定領域２０が設けられ、このｐ型の電位固定領域
２０に電気的に接続するように第２フィールド酸化膜１
２を貫通して電位固定電極１６が設けられている。
化膜１２下の電位固定を行なう方法について説明する。
まず、ｐＭＯＳ電界効果トランジスタ活性領域６におい
て、第２フィールド酸化膜１２の下方の領域に、ｎ型の
電位固定領域２２が形成され、このｎ型の電位固定領域
２２に電気的に接続するように、第２フィールド酸化膜
１２を貫通する電位固定電極１８が設けられている。さ
らに、ｎＭＯＳ電界効果トランジスタ活性領域８におい
ても、第２フィールド酸化膜１２の下方の領域にｐ型の
電位固定領域２０が設けられ、このｐ型の電位固定領域
２０に電気的に接続するように第２フィールド酸化膜１
２を貫通して電位固定電極１６が設けられている。
【００６４】次に、図３を参照して、図１および図２に
示す半導体装置の平面構造について説明する。なお、図
２の断面は、図３中Ｘ−Ｘ線矢視断面に対応する断面図
である。まず、第１フィールド酸化膜１０が、ｐＭＯＳ
電界効果トランジスタ活性領域６およびｎＭＯＳ電界効
果トランジスタ活性領域８を取囲むように形成されてい
る。ｐＭＯＳ電界効果トランジスタ活性領域６には、第
２フィールド酸化膜１２が形成されている。また、第１
フィールド酸化膜１０と第２フィールド酸化膜１２とに
またがるように、ｐＭＯＳ電界効果トランジスタのゲー
ト電極２４が複数個配置されている。また、第２フィー
ルド酸化膜１２のｐＭＯＳ電界効果トランジスタのゲー
ト電極２４の間には、電位固定電極１８が設けられてい
る。
示す半導体装置の平面構造について説明する。なお、図
２の断面は、図３中Ｘ−Ｘ線矢視断面に対応する断面図
である。まず、第１フィールド酸化膜１０が、ｐＭＯＳ
電界効果トランジスタ活性領域６およびｎＭＯＳ電界効
果トランジスタ活性領域８を取囲むように形成されてい
る。ｐＭＯＳ電界効果トランジスタ活性領域６には、第
２フィールド酸化膜１２が形成されている。また、第１
フィールド酸化膜１０と第２フィールド酸化膜１２とに
またがるように、ｐＭＯＳ電界効果トランジスタのゲー
ト電極２４が複数個配置されている。また、第２フィー
ルド酸化膜１２のｐＭＯＳ電界効果トランジスタのゲー
ト電極２４の間には、電位固定電極１８が設けられてい
る。
【００６５】一方、ｎＭＯＳ電界効果トランジスタ活性
領域８にも、第２フィールド酸化膜１２が設けられてい
る。さらに、第１フィールド酸化膜１０と第２フィール
ド酸化膜１２にまたがるように、ｎＭＯＳ電界効果トラ
ンジスタのゲート電極２６が設けられている。さらに、
第２フィールド酸化膜１２のｎＭＯＳ電界効果トランジ
スタのゲート電極２６の間には、電位固定電極１６が設
けられている。
領域８にも、第２フィールド酸化膜１２が設けられてい
る。さらに、第１フィールド酸化膜１０と第２フィール
ド酸化膜１２にまたがるように、ｎＭＯＳ電界効果トラ
ンジスタのゲート電極２６が設けられている。さらに、
第２フィールド酸化膜１２のｎＭＯＳ電界効果トランジ
スタのゲート電極２６の間には、電位固定電極１６が設
けられている。
【００６６】次に、図４を参照して、図３に示す半導体
装置の平面図の導電タイプについて説明する。まず、ｐ
ＭＯＳ電界効果トランジスタ活性領域６には、不純物濃
度が１×１０19ｃｍ-3以上であるｐ型の領域からなるｐ
ＭＯＳ電界効果トランジスタのソース／ドレイン領域３
２が形成されている。また、不純物濃度が１×１０18ｃ
ｍ-3以下のｎ型の不純物領域からなるｐＭＯＳ電界効果
トランジスタのチャネル領域２８が形成されている。ま
た、第２フィールド酸化膜１２の下方に位置する領域に
は、チャネル領域２８よりも濃い不純物濃度からなるｎ
型の電位固定領域２２が形成されている。
装置の平面図の導電タイプについて説明する。まず、ｐ
ＭＯＳ電界効果トランジスタ活性領域６には、不純物濃
度が１×１０19ｃｍ-3以上であるｐ型の領域からなるｐ
ＭＯＳ電界効果トランジスタのソース／ドレイン領域３
２が形成されている。また、不純物濃度が１×１０18ｃ
ｍ-3以下のｎ型の不純物領域からなるｐＭＯＳ電界効果
トランジスタのチャネル領域２８が形成されている。ま
た、第２フィールド酸化膜１２の下方に位置する領域に
は、チャネル領域２８よりも濃い不純物濃度からなるｎ
型の電位固定領域２２が形成されている。
【００６７】次に、ｎＭＯＳ電界効果トランジスタ活性
領域８においては、不純物濃度が１×１０19ｃｍ-3以上
のｎ型領域からなるｎＭＯＳ電界効果トランジスタのソ
ース／ドレイン領域３４が形成されている。また、不純
物濃度が１×１０18ｃｍ-3以下のｐ型の領域からなるｎ
ＭＯＳ電界効果トランジスタのチャネル領域３０が形成
されている。さらに、第２フィールド酸化膜１２の下方
の領域に対応して、ｐ型チャネル領域３０よりも濃い不
純物濃度からなるｐ型の電位固定領域２０が形成されて
いる。
領域８においては、不純物濃度が１×１０19ｃｍ-3以上
のｎ型領域からなるｎＭＯＳ電界効果トランジスタのソ
ース／ドレイン領域３４が形成されている。また、不純
物濃度が１×１０18ｃｍ-3以下のｐ型の領域からなるｎ
ＭＯＳ電界効果トランジスタのチャネル領域３０が形成
されている。さらに、第２フィールド酸化膜１２の下方
の領域に対応して、ｐ型チャネル領域３０よりも濃い不
純物濃度からなるｐ型の電位固定領域２０が形成されて
いる。
【００６８】次に、図５を参照して、ソース／ドレイン
間の耐圧の改善について説明する。図５は、図４に示さ
れるｎＭＯＳ電界効果トランジスタ活性領域８のＡ領域
を拡大したものである。図において、ｎ型ソース領域３
４は、不純物濃度が１×１０ 20ｃｍ-3に設定され、ｎ型
ドレイン領域３４は、不純物濃度が１×１０20ｃｍ-3に
設定され、ｐ型のチャネル領域３０は、不純物濃度が１
×１０17ｃｍ-3に設定され、ｐ型の電位固定領域２０
は、不純物濃度が１×１０17ｃｍ-3に設定されている。
間の耐圧の改善について説明する。図５は、図４に示さ
れるｎＭＯＳ電界効果トランジスタ活性領域８のＡ領域
を拡大したものである。図において、ｎ型ソース領域３
４は、不純物濃度が１×１０ 20ｃｍ-3に設定され、ｎ型
ドレイン領域３４は、不純物濃度が１×１０20ｃｍ-3に
設定され、ｐ型のチャネル領域３０は、不純物濃度が１
×１０17ｃｍ-3に設定され、ｐ型の電位固定領域２０
は、不純物濃度が１×１０17ｃｍ-3に設定されている。
【００６９】たとえば、ゲート電位を０ＶにしたＭＯＳ
電界効果トランジスタがオフの状態を考える。ソース電
位０Ｖに対して、たとえばドレイン領域３４に５Ｖ印加
すると、ドレイン領域３４の近傍のｐｎ接合の部分で空
乏層４０が延び、この空乏層４０の部分に５Ｖの大部分
の電圧が加わる。その結果、空乏層４０内の電界で加速
されたキャリアが衝突電離を引き起こし、新しく電子３
６、ホール３８ペアを生成する。生成された電子３６
は、空乏層４０内の電界に引かれてドレイン領域３４に
入る。
電界効果トランジスタがオフの状態を考える。ソース電
位０Ｖに対して、たとえばドレイン領域３４に５Ｖ印加
すると、ドレイン領域３４の近傍のｐｎ接合の部分で空
乏層４０が延び、この空乏層４０の部分に５Ｖの大部分
の電圧が加わる。その結果、空乏層４０内の電界で加速
されたキャリアが衝突電離を引き起こし、新しく電子３
６、ホール３８ペアを生成する。生成された電子３６
は、空乏層４０内の電界に引かれてドレイン領域３４に
入る。
【００７０】一方、生成されたホール３８は、空乏層４
０内の電界に従ってチャネル領域３０に入る。ホール３
８に対するポテンシャルは、図５（ｂ）に示すように、
チャネル領域３０が谷底のようになっており、ホール３
８は、チャネル領域３０に蓄積されることになる。
０内の電界に従ってチャネル領域３０に入る。ホール３
８に対するポテンシャルは、図５（ｂ）に示すように、
チャネル領域３０が谷底のようになっており、ホール３
８は、チャネル領域３０に蓄積されることになる。
【００７１】しかし、本実施例においては、チャネル領
域３０の横側に、ｐ型の電位固定領域２０が形成されて
いるため、蓄積されたホール３８は、さらにポテンシャ
ル的に低いレベルであるｐ型の電位固定領域２０へと流
れていく。したがって、ｐ型の電位固定領域２０へ流れ
込んだホール３８は、電位固定電極１６により素子外部
へ引き抜かれることになる。これにより、チャネル領域
３０のホール３８の蓄積によるポテンシャルの増加は起
こらないため、ソース／ドレイン間の耐圧を改善するこ
とが可能となる。また一方、ｐＭＯＳ電界効果トランジ
スタ活性領域であっても、チャネルに蓄積した電子を電
位固定電極１８を介して引抜き、ソース／ドレイン間の
耐圧を改善することが可能となる。
域３０の横側に、ｐ型の電位固定領域２０が形成されて
いるため、蓄積されたホール３８は、さらにポテンシャ
ル的に低いレベルであるｐ型の電位固定領域２０へと流
れていく。したがって、ｐ型の電位固定領域２０へ流れ
込んだホール３８は、電位固定電極１６により素子外部
へ引き抜かれることになる。これにより、チャネル領域
３０のホール３８の蓄積によるポテンシャルの増加は起
こらないため、ソース／ドレイン間の耐圧を改善するこ
とが可能となる。また一方、ｐＭＯＳ電界効果トランジ
スタ活性領域であっても、チャネルに蓄積した電子を電
位固定電極１８を介して引抜き、ソース／ドレイン間の
耐圧を改善することが可能となる。
【００７２】次に、この発明に基づいた第２の実施例に
ついて、図６〜図１２を参照して説明する。この第２の
実施例は、図１および図２に示す半導体装置の第１の製
造方法を示すものである。
ついて、図６〜図１２を参照して説明する。この第２の
実施例は、図１および図２に示す半導体装置の第１の製
造方法を示すものである。
【００７３】まず図６を参照して、シリコン基板２の上
に、酸素イオン濃度１×１０18ｃｍ 3 、エネルギ約１８
０ｋｅＶ、熱処理温度１３００〜１３５０℃の条件で、
膜厚３８００〜４２００Åの埋込酸化膜４を形成する。
その後、この埋込酸化膜４の上に、酸素イオン濃度１×
１０18ｃｍ3 、エネルギ約１８００ｋｅＶ、熱処理温度
１３００〜１３５０℃の条件で膜厚５００〜１０００Å
のＳＯＩ層５を形成する。
に、酸素イオン濃度１×１０18ｃｍ 3 、エネルギ約１８
０ｋｅＶ、熱処理温度１３００〜１３５０℃の条件で、
膜厚３８００〜４２００Åの埋込酸化膜４を形成する。
その後、この埋込酸化膜４の上に、酸素イオン濃度１×
１０18ｃｍ3 、エネルギ約１８００ｋｅＶ、熱処理温度
１３００〜１３５０℃の条件で膜厚５００〜１０００Å
のＳＯＩ層５を形成する。
【００７４】次に、このＳＯＩ層５の上に、熱酸化法を
用いて、熱処理温度約９５０℃により、膜厚１００〜３
００Åのシリコン酸化膜１４を形成する。その後、この
シリコン酸化膜１４の上に、所定の開口部４４を有する
膜厚約５００〜２０００Åのシリコン窒化膜４２を形成
する。
用いて、熱処理温度約９５０℃により、膜厚１００〜３
００Åのシリコン酸化膜１４を形成する。その後、この
シリコン酸化膜１４の上に、所定の開口部４４を有する
膜厚約５００〜２０００Åのシリコン窒化膜４２を形成
する。
【００７５】次に、図７を参照して、選択酸化法を用い
て、熱処理温度９５０〜１１００℃の条件で、膜厚約１
０００〜２０００Åの第１フィールド酸化膜１０を形成
する。このとき第１フィールド酸化膜１０の下面は、埋
込酸化膜４の表面に達するように形成する。次に、図８
を参照して、シリコン基板２の表面全面にシリコン窒化
膜４６を全面に堆積した後、第１フィールド酸化膜１０
の間の領域に所定の開口部５０を有するレジスト膜４８
を成膜し、このレジスト膜４８をマスクにしてシリコン
窒化膜４６のエッチングを行なう。
て、熱処理温度９５０〜１１００℃の条件で、膜厚約１
０００〜２０００Åの第１フィールド酸化膜１０を形成
する。このとき第１フィールド酸化膜１０の下面は、埋
込酸化膜４の表面に達するように形成する。次に、図８
を参照して、シリコン基板２の表面全面にシリコン窒化
膜４６を全面に堆積した後、第１フィールド酸化膜１０
の間の領域に所定の開口部５０を有するレジスト膜４８
を成膜し、このレジスト膜４８をマスクにしてシリコン
窒化膜４６のエッチングを行なう。
【００７６】次に、図９を参照して、レジスト膜４８を
除去した後、新たなレジスト膜４７をマスクとして、ｎ
型の不純物としてたとえばボロンなどを１×１０13〜１
×１０14ｃｍ-2、注入エネルギ約２０ｋｅＶの条件でＳ
ＯＩ層５に注入し、ｐ型の電位固定領域２０を形成す
る。次に、図１０参照して、レジスト膜４７を除去した
後、新たなレジスト膜４９をマスクとして、ｎ型の不純
物イオンとしてリンなどを、１×１０13〜１×１０14ｃ
ｍ-2、注入エネルギ４０ｋｅＶの条件でＳＯＩ層４に注
入し、ｎ型の電位固定領域２２を形成する。
除去した後、新たなレジスト膜４７をマスクとして、ｎ
型の不純物としてたとえばボロンなどを１×１０13〜１
×１０14ｃｍ-2、注入エネルギ約２０ｋｅＶの条件でＳ
ＯＩ層５に注入し、ｐ型の電位固定領域２０を形成す
る。次に、図１０参照して、レジスト膜４７を除去した
後、新たなレジスト膜４９をマスクとして、ｎ型の不純
物イオンとしてリンなどを、１×１０13〜１×１０14ｃ
ｍ-2、注入エネルギ４０ｋｅＶの条件でＳＯＩ層４に注
入し、ｎ型の電位固定領域２２を形成する。
【００７７】次に、図１１を参照して、レジスト膜４９
を除去した後、シリコン窒化膜４６をマスクとして、選
択酸化法により、加熱処理温度９５０〜１１００℃の条
件で膜厚５００〜１０００Åの第２のフィールド酸化膜
１２を形成する。
を除去した後、シリコン窒化膜４６をマスクとして、選
択酸化法により、加熱処理温度９５０〜１１００℃の条
件で膜厚５００〜１０００Åの第２のフィールド酸化膜
１２を形成する。
【００７８】次に、図１２を参照して、シリコン窒化膜
４６を除去した後、第２フィールド酸化膜１２に、それ
ぞれｐ型の電位固定領域２０およびｎ型の電位固定領域
２２に到達する電位固定電極１６，１８を形成する。こ
れにより、図２に示す半導体装置が完成する。以上の工
程を用いることにより、膜厚の異なる２種類のフィール
ド酸化膜を形成することが可能となる。
４６を除去した後、第２フィールド酸化膜１２に、それ
ぞれｐ型の電位固定領域２０およびｎ型の電位固定領域
２２に到達する電位固定電極１６，１８を形成する。こ
れにより、図２に示す半導体装置が完成する。以上の工
程を用いることにより、膜厚の異なる２種類のフィール
ド酸化膜を形成することが可能となる。
【００７９】次に、この発明に基づいた第３の実施例に
ついて、図１３〜図１９を参照して説明する。この第３
の実施例は、図１および図２に示す半導体装置の第２の
製造方法を示すものである。
ついて、図１３〜図１９を参照して説明する。この第３
の実施例は、図１および図２に示す半導体装置の第２の
製造方法を示すものである。
【００８０】まず、図１３を参照して、シリコン基板２
の上に、酸素イオン濃度１×１０18ｃｍ-3、エネルギ約
１８０ｋｅＶ、熱処理温度１３００〜１３５０℃の条件
により、膜厚３８００〜４２００Åの埋込酸化膜４を形
成する。その後、この埋込酸化膜４の上に、酸素イオン
濃度１×１０18ｃｍ-3、エネルギ１８０ｋｅＶ、熱処理
温度１３００〜１３５０℃の条件で膜厚５００〜１００
０ÅのＳＯＩ層５を形成する。
の上に、酸素イオン濃度１×１０18ｃｍ-3、エネルギ約
１８０ｋｅＶ、熱処理温度１３００〜１３５０℃の条件
により、膜厚３８００〜４２００Åの埋込酸化膜４を形
成する。その後、この埋込酸化膜４の上に、酸素イオン
濃度１×１０18ｃｍ-3、エネルギ１８０ｋｅＶ、熱処理
温度１３００〜１３５０℃の条件で膜厚５００〜１００
０ÅのＳＯＩ層５を形成する。
【００８１】次に、このＳＯＩ層５の上に、熱酸化法を
用いて、熱処理温度約９５０℃の条件で、膜厚１００〜
３００Åのシリコン酸化膜１４を形成する。その後、こ
のシリコン酸化膜１４の上に、所定の幅を有する第１の
開口部５４と、この第１の開口部よりも幅の広い第２の
開口部５５を有する膜厚５００〜２０００Åのシリコン
窒化膜５２を成膜する。次に、図１４を参照して、シリ
コン窒化膜５２をマスクとして、熱処理温度９５０℃〜
１１００℃の条件で選択酸化法により第１フィールド酸
化膜１０ａと第２フィールド酸化膜１２とを形成する。
用いて、熱処理温度約９５０℃の条件で、膜厚１００〜
３００Åのシリコン酸化膜１４を形成する。その後、こ
のシリコン酸化膜１４の上に、所定の幅を有する第１の
開口部５４と、この第１の開口部よりも幅の広い第２の
開口部５５を有する膜厚５００〜２０００Åのシリコン
窒化膜５２を成膜する。次に、図１４を参照して、シリ
コン窒化膜５２をマスクとして、熱処理温度９５０℃〜
１１００℃の条件で選択酸化法により第１フィールド酸
化膜１０ａと第２フィールド酸化膜１２とを形成する。
【００８２】次に、図１５を参照して、シリコン基板２
の表面全面にポリシリコン層５６と、シリコン窒化膜５
８とを堆積し、第１フィールド酸化膜１０ａの上方に位
置するシリコン窒化膜５８のみを、エッチングにより除
去する。このとき、ポリシリコン層５６はエッチングス
トッパとしての役割を果たす。
の表面全面にポリシリコン層５６と、シリコン窒化膜５
８とを堆積し、第１フィールド酸化膜１０ａの上方に位
置するシリコン窒化膜５８のみを、エッチングにより除
去する。このとき、ポリシリコン層５６はエッチングス
トッパとしての役割を果たす。
【００８３】次に、図１６を参照して、シリコン窒化膜
５８をマスクとして、熱処理温度９５０℃〜１１００℃
の条件で、選択酸化法により第１フィールド酸化膜１０
ａの膜厚を成長させ、埋込酸化膜４にまで到達する第１
フィールド酸化膜１０を完成させる。次に、図１７を参
照して、第２フィールド酸化膜１２の下方の領域に、ボ
ロンイオンを注入し、ｐ型の電位固定領域２０を形成す
る。次に、図１８を参照して、上述と同様に、第２フィ
ールド酸化膜１２の下方の領域にリンイオンを注入する
ことにより、ｎ型の電位固定領域２２を形成する。
５８をマスクとして、熱処理温度９５０℃〜１１００℃
の条件で、選択酸化法により第１フィールド酸化膜１０
ａの膜厚を成長させ、埋込酸化膜４にまで到達する第１
フィールド酸化膜１０を完成させる。次に、図１７を参
照して、第２フィールド酸化膜１２の下方の領域に、ボ
ロンイオンを注入し、ｐ型の電位固定領域２０を形成す
る。次に、図１８を参照して、上述と同様に、第２フィ
ールド酸化膜１２の下方の領域にリンイオンを注入する
ことにより、ｎ型の電位固定領域２２を形成する。
【００８４】次に、図１９を参照して、第２フィールド
酸化膜１２に、それぞれｐ型の電位固定領域２０および
ｎ型の電位固定領域２２に到達する電位固定電極１６，
１８を形成する。これにより、図１および図２に示す半
導体装置が完成する。以上の方法を用いることによって
も、膜厚の異なる第１フィールド酸化膜および第２フィ
ールド酸化膜を形成することが可能となる。
酸化膜１２に、それぞれｐ型の電位固定領域２０および
ｎ型の電位固定領域２２に到達する電位固定電極１６，
１８を形成する。これにより、図１および図２に示す半
導体装置が完成する。以上の方法を用いることによって
も、膜厚の異なる第１フィールド酸化膜および第２フィ
ールド酸化膜を形成することが可能となる。
【００８５】次に、この発明に基づいた第４の実施例に
ついて、図２０〜図２６を参照して説明する。この第４
の実施例は、図１および図２に示す半導体装置の第３の
製造方法を示すものである。
ついて、図２０〜図２６を参照して説明する。この第４
の実施例は、図１および図２に示す半導体装置の第３の
製造方法を示すものである。
【００８６】まず、図２０を参照して、シリコン基板２
の上に、第２の実施例と同様の方法により、埋込酸化膜
４、ＳＯＩ層５、シリコン酸化膜１４およびシリコン窒
化膜４２を成膜する。その後、シリコン窒化膜４２の上
に、所定の開口部６４を有するレジスト膜６２を成膜す
る。
の上に、第２の実施例と同様の方法により、埋込酸化膜
４、ＳＯＩ層５、シリコン酸化膜１４およびシリコン窒
化膜４２を成膜する。その後、シリコン窒化膜４２の上
に、所定の開口部６４を有するレジスト膜６２を成膜す
る。
【００８７】次に、図２１を参照して、レジスト膜６２
をマスクとして、ＳＯＩ層５の所定の深さまでエッチン
グを行ない、ＳＯＩ層５に所定深さの凹部６６を形成す
る。次に、図２２を参照して、レジスト膜６２を除去し
た後、再び所定の開口部７０を有するレジスト膜６８を
形成し、このレジスト膜６８をマスクとして、凹部６６
と凹部６６との間に位置する窒化膜４２のパターニング
を行なう。
をマスクとして、ＳＯＩ層５の所定の深さまでエッチン
グを行ない、ＳＯＩ層５に所定深さの凹部６６を形成す
る。次に、図２２を参照して、レジスト膜６２を除去し
た後、再び所定の開口部７０を有するレジスト膜６８を
形成し、このレジスト膜６８をマスクとして、凹部６６
と凹部６６との間に位置する窒化膜４２のパターニング
を行なう。
【００８８】次に、図２３を参照して、レジスト膜６８
を除去した後、窒化膜４２をマスクとして、選択酸化法
により第１フィールド酸化膜１０と第２フィールド酸化
膜１２とを同時に形成する。このとき凹部６６に形成さ
れた第１フィールド酸化膜１０の底面は埋込酸化膜４の
上面にまで到達している。
を除去した後、窒化膜４２をマスクとして、選択酸化法
により第１フィールド酸化膜１０と第２フィールド酸化
膜１２とを同時に形成する。このとき凹部６６に形成さ
れた第１フィールド酸化膜１０の底面は埋込酸化膜４の
上面にまで到達している。
【００８９】次に、図２４を参照して、一方の第１フィ
ールド酸化膜１０の下方の領域に、ボロンなどの不純物
を注入して、ｐ型の電位固定領域２０を形成する。次
に、図２５を参照して、さらにもう一方の第２フィール
ド酸化膜１２の下方の領域に、リンなどの不純物を注入
して、ｎ型の電位固定領域２２を形成する。
ールド酸化膜１０の下方の領域に、ボロンなどの不純物
を注入して、ｐ型の電位固定領域２０を形成する。次
に、図２５を参照して、さらにもう一方の第２フィール
ド酸化膜１２の下方の領域に、リンなどの不純物を注入
して、ｎ型の電位固定領域２２を形成する。
【００９０】次に、図２６を参照して、第２フィールド
酸化膜１２の上に、それぞれｐ型の電位固定領域２０お
よびｎ型の電位固定領域２２に到達する電位固定電極１
６，１８を形成する。これにより、図１および図２に示
す半導体装置が完成する。以上の製造方法を用いること
により、２種類の膜厚の異なる第１フィールド酸化膜１
０および第２フィールド酸化膜１２を形成することがで
きる。
酸化膜１２の上に、それぞれｐ型の電位固定領域２０お
よびｎ型の電位固定領域２２に到達する電位固定電極１
６，１８を形成する。これにより、図１および図２に示
す半導体装置が完成する。以上の製造方法を用いること
により、２種類の膜厚の異なる第１フィールド酸化膜１
０および第２フィールド酸化膜１２を形成することがで
きる。
【００９１】次に、この発明に基づいた第５の実施例に
ついて、図２７〜図３３を参照して説明する。この第５
の実施例は、図１および図２に示す半導体装置の第４の
製造方法を示すものである。
ついて、図２７〜図３３を参照して説明する。この第５
の実施例は、図１および図２に示す半導体装置の第４の
製造方法を示すものである。
【００９２】まず、図２７を参照して、シリコン基板２
の上に、第１の実施例と同様の方法により、埋込酸化膜
４、ＳＯＩ層５およびシリコン酸化膜１４を成膜する。
その後、このシリコン酸化膜１４の上に、膜厚５０〜１
５０ｎｍのポリシリコン層７２を成膜する。次に、この
ポリシリコン層７２の上に、膜厚約５００〜２０００Å
のシリコン窒化膜４２を成膜する。その後、このシリコ
ン窒化膜４２の上に、第１の開口部７６と、この第１の
開口部７６よりも幅の広い第２の開口部７７とを有する
レジスト膜７４を成膜する。
の上に、第１の実施例と同様の方法により、埋込酸化膜
４、ＳＯＩ層５およびシリコン酸化膜１４を成膜する。
その後、このシリコン酸化膜１４の上に、膜厚５０〜１
５０ｎｍのポリシリコン層７２を成膜する。次に、この
ポリシリコン層７２の上に、膜厚約５００〜２０００Å
のシリコン窒化膜４２を成膜する。その後、このシリコ
ン窒化膜４２の上に、第１の開口部７６と、この第１の
開口部７６よりも幅の広い第２の開口部７７とを有する
レジスト膜７４を成膜する。
【００９３】次に、図２８を参照して、レジスト膜７４
をマスクとして、シリコン窒化膜４２のパターニングを
行なう。次に、図２９を参照して、第１の開口部７７の
みが充填されるように第２のレジスト膜７８を成膜し、
第１のレジスト膜７４と第２のレジスト膜７８とをマス
クとして、ポリシリコン層７２のエッチングを行なう。
をマスクとして、シリコン窒化膜４２のパターニングを
行なう。次に、図２９を参照して、第１の開口部７７の
みが充填されるように第２のレジスト膜７８を成膜し、
第１のレジスト膜７４と第２のレジスト膜７８とをマス
クとして、ポリシリコン層７２のエッチングを行なう。
【００９４】次に、図３０を参照して、第１のレジスト
膜７４および第２のレジスト膜７８を除去した後、窒化
膜４２をマスクとして、選択酸化法により、第１のフィ
ールド酸化膜１０と第２のフィールド酸化膜１２とを形
成する。このとき、第１のフィールド酸化膜の下面は、
埋込酸化膜４の上面に達している。次に、図３１を参照
して、一方の第２フィールド酸化膜１２の下方の領域
に、ボロンなどの不純物を注入することにより、ｐ型の
電位固定領域２０を形成する。その後、図３２を参照し
て、さらに一方の第２フィールド酸化膜１２の下方の領
域にリンなどの不純物を注入することにより、ｎ型の電
位固定領域２２を形成する。
膜７４および第２のレジスト膜７８を除去した後、窒化
膜４２をマスクとして、選択酸化法により、第１のフィ
ールド酸化膜１０と第２のフィールド酸化膜１２とを形
成する。このとき、第１のフィールド酸化膜の下面は、
埋込酸化膜４の上面に達している。次に、図３１を参照
して、一方の第２フィールド酸化膜１２の下方の領域
に、ボロンなどの不純物を注入することにより、ｐ型の
電位固定領域２０を形成する。その後、図３２を参照し
て、さらに一方の第２フィールド酸化膜１２の下方の領
域にリンなどの不純物を注入することにより、ｎ型の電
位固定領域２２を形成する。
【００９５】次に、図３３を参照して、第２フィールド
酸化膜１２の下方の領域に形成されたｐ型の電位固定領
域２０およびｎ型の電位固定領域２２に達する電位固定
電極１６，１８を形成する。これにより、図１および図
２に示す半導体装置が完成する。以上の製造方法を用い
ることによっても、膜厚の異なる第１フィールド酸化膜
１０と第２フィールド酸化膜１２とを形成することがで
きる。
酸化膜１２の下方の領域に形成されたｐ型の電位固定領
域２０およびｎ型の電位固定領域２２に達する電位固定
電極１６，１８を形成する。これにより、図１および図
２に示す半導体装置が完成する。以上の製造方法を用い
ることによっても、膜厚の異なる第１フィールド酸化膜
１０と第２フィールド酸化膜１２とを形成することがで
きる。
【００９６】次に、この発明に基づいた第６の実施例に
ついて図を参照して説明する。上記第１ないし第５の実
施例においては、フィールド酸化膜を用いた分離方法に
よるものを示したが、本実施例においては、メサ分離方
法やフィールドシールド分離方法を用いた場合について
説明する。ここで、メサ分離方法とは、活性領域のＳＯ
Ｉ層を残して、他の部分をエッチングにより除去して分
離する方法であり、フィールドシールド分離法とは、ｎ
ＭＯＳ電界効果トランジスタ形成領域のフィールドシー
ルドゲート電極に０Ｖを印加して、フィールドシールド
ゲート電極の両サイドのｎ+ 層に電気が流れないように
して分離する方法である。
ついて図を参照して説明する。上記第１ないし第５の実
施例においては、フィールド酸化膜を用いた分離方法に
よるものを示したが、本実施例においては、メサ分離方
法やフィールドシールド分離方法を用いた場合について
説明する。ここで、メサ分離方法とは、活性領域のＳＯ
Ｉ層を残して、他の部分をエッチングにより除去して分
離する方法であり、フィールドシールド分離法とは、ｎ
ＭＯＳ電界効果トランジスタ形成領域のフィールドシー
ルドゲート電極に０Ｖを印加して、フィールドシールド
ゲート電極の両サイドのｎ+ 層に電気が流れないように
して分離する方法である。
【００９７】まず、図３４を参照して、メサ分離方法お
よびフィールドシールド分離方法を用いた場合の半導体
装置の平面構造について説明する。ｎＭＯＳ電界効果ト
ランジスタの活性領域１０４とｐＭＯＳ電界効果トラン
ジスタの活性領域１０６とは、メサ分離領域１０２によ
り電気的に分離されている。
よびフィールドシールド分離方法を用いた場合の半導体
装置の平面構造について説明する。ｎＭＯＳ電界効果ト
ランジスタの活性領域１０４とｐＭＯＳ電界効果トラン
ジスタの活性領域１０６とは、メサ分離領域１０２によ
り電気的に分離されている。
【００９８】ｎＭＯＳ電界効果トランジスタの活性領域
１０４は、ゲート電極１１６が配置され、フィールドシ
ールドゲート電極１０８により分離されている。また、
ｐＭＯＳ電界効果トランジスタの活性領域１０６にも、
ゲート電極１１８が配置されて、フィールドシールドゲ
ート電極１１０により分離されている。また、ｎＭＯＳ
電界効果トランジスタ活性領域１０４には、ｐ型コンタ
クト領域１１２が設けられ、ｐＭＯＳ電界効果トランジ
スタの活性領域１０６には、ｎ型コンタクト領域１１４
が設けられている。
１０４は、ゲート電極１１６が配置され、フィールドシ
ールドゲート電極１０８により分離されている。また、
ｐＭＯＳ電界効果トランジスタの活性領域１０６にも、
ゲート電極１１８が配置されて、フィールドシールドゲ
ート電極１１０により分離されている。また、ｎＭＯＳ
電界効果トランジスタ活性領域１０４には、ｐ型コンタ
クト領域１１２が設けられ、ｐＭＯＳ電界効果トランジ
スタの活性領域１０６には、ｎ型コンタクト領域１１４
が設けられている。
【００９９】このｐ型コンタクト領域１１２およびｎ型
コンタクト領域１１４はそれぞれチャネル領域よりも不
純物濃度が高く設定されている。上記構造よりなる半導
体装置を用いた場合であっても、フィールド酸化膜を用
いた場合と同様の効果を得ることができる。
コンタクト領域１１４はそれぞれチャネル領域よりも不
純物濃度が高く設定されている。上記構造よりなる半導
体装置を用いた場合であっても、フィールド酸化膜を用
いた場合と同様の効果を得ることができる。
【０１００】次に、この発明に基づいた第７の実施例に
ついて図３５および図３６を参照して説明する。上記第
６の実施例に示す半導体装置の構造を用いた場合、電界
効果トランジスタの活性領域の分離にメサ分離方法を用
いた場合、分離したＳＯＩ層の側壁部でリーク電流の流
れることがある。これは、ＳＯＩ層のエッジ部分で、電
界集中が起こり、ＳＯＩ層側壁やコーナ部分のしきい値
電圧が低下するためである。これを防ぐために、図３５
および図６に示す構造を用いることができる。なお、図
３５は図３６に示す平面構造のＺ−Ｚ線矢視断面図を示
している。
ついて図３５および図３６を参照して説明する。上記第
６の実施例に示す半導体装置の構造を用いた場合、電界
効果トランジスタの活性領域の分離にメサ分離方法を用
いた場合、分離したＳＯＩ層の側壁部でリーク電流の流
れることがある。これは、ＳＯＩ層のエッジ部分で、電
界集中が起こり、ＳＯＩ層側壁やコーナ部分のしきい値
電圧が低下するためである。これを防ぐために、図３５
および図６に示す構造を用いることができる。なお、図
３５は図３６に示す平面構造のＺ−Ｚ線矢視断面図を示
している。
【０１０１】両図を参照して、シリコン基板１２０の上
に、埋込酸化膜１２２が形成されている。埋込酸化膜１
２２の上には、ＳＯＩ層からなるｎＭＯＳ電界効果トラ
ンジスタのチャネル領域１２４と、ｐＭＯＳ電界効果ト
ランジスタのチャネル領域１２６とが形成されている。
ｎＭＯＳ電界効果トランジスタチャネル領域１２４の上
には、シリコン酸化膜１３２を介してゲート電極１１６
が形成されている。また、ｐＭＯＳ電界効果トランジス
タのチャネル領域１２６の上には、シリコン酸化膜１３
４を介してゲート電極１１８が形成されている。
に、埋込酸化膜１２２が形成されている。埋込酸化膜１
２２の上には、ＳＯＩ層からなるｎＭＯＳ電界効果トラ
ンジスタのチャネル領域１２４と、ｐＭＯＳ電界効果ト
ランジスタのチャネル領域１２６とが形成されている。
ｎＭＯＳ電界効果トランジスタチャネル領域１２４の上
には、シリコン酸化膜１３２を介してゲート電極１１６
が形成されている。また、ｐＭＯＳ電界効果トランジス
タのチャネル領域１２６の上には、シリコン酸化膜１３
４を介してゲート電極１１８が形成されている。
【０１０２】また、ｎＭＯＳ電界効果トランジスタのチ
ャネル領域１２４の端面部分には、シリコン酸化膜１３
２を介してフィールドシールドゲート電極１０８が設け
られ、このフィールドシールドゲート電極１０８は層間
絶縁膜１３６により覆われている。一方、ｐＭＯＳ電界
効果トランジスタのチャネル領域１２６の端面部分にお
いても、シリコン酸化膜１３４を介してフィールドシー
ルドゲート電極１１０が設けられている。またこのフィ
ールドシールドゲート電極１１０は、層間絶縁膜１３８
により覆われている。
ャネル領域１２４の端面部分には、シリコン酸化膜１３
２を介してフィールドシールドゲート電極１０８が設け
られ、このフィールドシールドゲート電極１０８は層間
絶縁膜１３６により覆われている。一方、ｐＭＯＳ電界
効果トランジスタのチャネル領域１２６の端面部分にお
いても、シリコン酸化膜１３４を介してフィールドシー
ルドゲート電極１１０が設けられている。またこのフィ
ールドシールドゲート電極１１０は、層間絶縁膜１３８
により覆われている。
【０１０３】図３５および図３６に示すように、電界効
果トランジスタの活性領域のエッジ部分にフィールドシ
ールド用のゲート電極を設けておくことにより、このエ
ッジ部分にフィールドシールドゲート電極による電圧が
加わるために、ＳＯＩ層のエッジ部分の電位が抑えら
れ、リーク電流が流れることを防止することが可能とな
る。
果トランジスタの活性領域のエッジ部分にフィールドシ
ールド用のゲート電極を設けておくことにより、このエ
ッジ部分にフィールドシールドゲート電極による電圧が
加わるために、ＳＯＩ層のエッジ部分の電位が抑えら
れ、リーク電流が流れることを防止することが可能とな
る。
【０１０４】次に、フィールドシールド分離法を用いた
分離方法で、ソース／ドレイン間の耐圧を向上させるた
めの方法について図３７および図３８を参照して説明す
る。なお、図３７は図３８に示すＡ−Ａ線矢視断面図で
ある。
分離方法で、ソース／ドレイン間の耐圧を向上させるた
めの方法について図３７および図３８を参照して説明す
る。なお、図３７は図３８に示すＡ−Ａ線矢視断面図で
ある。
【０１０５】両図を参照して、シリコン基板１２０の上
に埋込酸化膜１２２が形成されている。埋込酸化膜１２
２の上には、ｎＭＯＳ電界効果トランジスタ形成領域１
４０と、ｐＭＯＳ電界効果トランジスタ形成領域１４２
とが設けられている。このｎＭＯＳ電界効果トランジス
タ形成領域１４０と、ｐＭＯＳ電界効果トランジスタ形
成領域１４２とは、分離酸化膜１４４によって絶縁分離
されている。また、各電界効果トランジスタ形成領域内
の分離には、フィールドシールドゲート電極１０８，１
１０が形成されている。
に埋込酸化膜１２２が形成されている。埋込酸化膜１２
２の上には、ｎＭＯＳ電界効果トランジスタ形成領域１
４０と、ｐＭＯＳ電界効果トランジスタ形成領域１４２
とが設けられている。このｎＭＯＳ電界効果トランジス
タ形成領域１４０と、ｐＭＯＳ電界効果トランジスタ形
成領域１４２とは、分離酸化膜１４４によって絶縁分離
されている。また、各電界効果トランジスタ形成領域内
の分離には、フィールドシールドゲート電極１０８，１
１０が形成されている。
【０１０６】ｎＭＯＳ電界効果トランジスタ形成領域１
４０のフィールドシールドゲート電極１０８の下方の領
域にはＳＯＩ領域１４８が形成されており、このＳＯＩ
領域１４８には、配線層１５２およびコンタクト層１５
６が接続されている。これにより、フィールドシールド
ゲート電極１０８下のＳＯＩ領域１４８の電位を固定す
ることが可能となる。また、ｐＭＯＳ電界効果トランジ
スタ形成領域１４２においても、フィールドシールドゲ
ート電極１１０の下方の領域にＳＯＩ領域１４６が形成
されており、このＳＯＩ領域１４６には、配線層１５０
およびコンタクト層１５４が設けられている。これによ
り、フィールドシールドゲート電極１１０下のＳＯＩ領
域１４６の電位を固定することが可能となる。
４０のフィールドシールドゲート電極１０８の下方の領
域にはＳＯＩ領域１４８が形成されており、このＳＯＩ
領域１４８には、配線層１５２およびコンタクト層１５
６が接続されている。これにより、フィールドシールド
ゲート電極１０８下のＳＯＩ領域１４８の電位を固定す
ることが可能となる。また、ｐＭＯＳ電界効果トランジ
スタ形成領域１４２においても、フィールドシールドゲ
ート電極１１０の下方の領域にＳＯＩ領域１４６が形成
されており、このＳＯＩ領域１４６には、配線層１５０
およびコンタクト層１５４が設けられている。これによ
り、フィールドシールドゲート電極１１０下のＳＯＩ領
域１４６の電位を固定することが可能となる。
【０１０７】したがって、ＳＯＩ領域１４８は、ｐ型に
ドーピングされ、インパクトイオン化で発生したホール
を引くために用いることができ、ＳＯＩ領域１４６は、
ｎ型にドーピングされ、インパクトイオン化で発生した
電子を引き抜くために用いることができる。上記構造を
用いることにより、ラッチアップを完全に防止するとと
もに、フィールドシールド部分を介してトランジスタの
チャネル下の電位を固定することによりソース／ドレイ
ン間の耐圧を向上させることができる。
ドーピングされ、インパクトイオン化で発生したホール
を引くために用いることができ、ＳＯＩ領域１４６は、
ｎ型にドーピングされ、インパクトイオン化で発生した
電子を引き抜くために用いることができる。上記構造を
用いることにより、ラッチアップを完全に防止するとと
もに、フィールドシールド部分を介してトランジスタの
チャネル下の電位を固定することによりソース／ドレイ
ン間の耐圧を向上させることができる。
【０１０８】次に、この発明に基づいた第９の実施例に
ついて、図３９および図４０を参照して説明する。上述
した第８の実施例においては、ｎＭＯＳ電界効果トラン
ジスタ形成領域１４０とｐＭＯＳ電界効果トランジスタ
形成領域１４２との分離には、分離酸化膜を用いた分離
方法を用いていたが、本実施例においては、メサ分離方
法を用いた構造を示している。その他の構造に関して
は、第８の実施例と同じである。なお、図３９は、図４
０に示すＢ−Ｂ線矢視断面図である。このように、メサ
分離方法を用いた場合であっても第８の実施例と同様の
作用効果を得ることができる。
ついて、図３９および図４０を参照して説明する。上述
した第８の実施例においては、ｎＭＯＳ電界効果トラン
ジスタ形成領域１４０とｐＭＯＳ電界効果トランジスタ
形成領域１４２との分離には、分離酸化膜を用いた分離
方法を用いていたが、本実施例においては、メサ分離方
法を用いた構造を示している。その他の構造に関して
は、第８の実施例と同じである。なお、図３９は、図４
０に示すＢ−Ｂ線矢視断面図である。このように、メサ
分離方法を用いた場合であっても第８の実施例と同様の
作用効果を得ることができる。
【０１０９】次に、図４１を参照して、上述した実施例
６ないし実施例９の構造における半導体装置の特性につ
いて説明する。評価方法として、５３段のＣＭＯＳリン
グオシレータを薄膜ＳＯＩ基板上とバルクシリコン基板
上とに形成し、それらの遅延時間を比較している。薄膜
ＳＯＩ基板上に形成したリングオシレータの分離構造
は、チャネル領域の電位を固定したフィールドシールド
分離構造と、チャネル領域の電位がフローティング状態
にあるフィールド分離構造の２種類である。
６ないし実施例９の構造における半導体装置の特性につ
いて説明する。評価方法として、５３段のＣＭＯＳリン
グオシレータを薄膜ＳＯＩ基板上とバルクシリコン基板
上とに形成し、それらの遅延時間を比較している。薄膜
ＳＯＩ基板上に形成したリングオシレータの分離構造
は、チャネル領域の電位を固定したフィールドシールド
分離構造と、チャネル領域の電位がフローティング状態
にあるフィールド分離構造の２種類である。
【０１１０】これらの構造をバルクシリコン基板に形成
したフィールドシールド分離構造のものと比較した。図
４１の横軸は消費電力を発振周波数で規格化したもので
ある。電圧は２Ｖ〜５Ｖの範囲であり、これらの電圧範
囲内ではバルクシリコン基板上に形成した場合の遅延時
間は薄膜ＳＯＩ層に形成したものよりもはるかに大き
い。これは、ソース／ドレイン領域の寄生容量（接合容
量）がバルクシリコン基板上に形成したものより薄膜Ｓ
ＯＩ基板上に形成した方が小さいことによる効果が現れ
ているためである。
したフィールドシールド分離構造のものと比較した。図
４１の横軸は消費電力を発振周波数で規格化したもので
ある。電圧は２Ｖ〜５Ｖの範囲であり、これらの電圧範
囲内ではバルクシリコン基板上に形成した場合の遅延時
間は薄膜ＳＯＩ層に形成したものよりもはるかに大き
い。これは、ソース／ドレイン領域の寄生容量（接合容
量）がバルクシリコン基板上に形成したものより薄膜Ｓ
ＯＩ基板上に形成した方が小さいことによる効果が現れ
ているためである。
【０１１１】次に、図４２を参照して、図４１と同様の
構造における電源電圧に対する消費電力を比較した場合
について説明する。図４１で示したリングオシレータの
ように、バルクシリコン基板上に形成した消費電力は、
薄膜ＳＯＩ層に形成したものよりはるかに大きい。次
に、薄膜ＳＯＩ層上に形成された２種類の分離構造で消
費電力を比較すると、電源電圧が低いとき（２〜３Ｖ）
には、両者では差がないが電源電圧が高くなると（４〜
５Ｖ）、フィールド分離の消費電力はバルクシリコン基
板上に形成した場合よりも大きくなってしまい、本来Ｓ
ＯＩ基板の特徴である低消費電力という特性が得られな
い。
構造における電源電圧に対する消費電力を比較した場合
について説明する。図４１で示したリングオシレータの
ように、バルクシリコン基板上に形成した消費電力は、
薄膜ＳＯＩ層に形成したものよりはるかに大きい。次
に、薄膜ＳＯＩ層上に形成された２種類の分離構造で消
費電力を比較すると、電源電圧が低いとき（２〜３Ｖ）
には、両者では差がないが電源電圧が高くなると（４〜
５Ｖ）、フィールド分離の消費電力はバルクシリコン基
板上に形成した場合よりも大きくなってしまい、本来Ｓ
ＯＩ基板の特徴である低消費電力という特性が得られな
い。
【０１１２】これは、上述したように、寄生バイポーラ
動作によりソース／ドレイン間耐圧が低下することに起
因している。しかし、フィールドシールド分離構造で基
板電位を固定し、チャネル領域に蓄積したホールを引抜
き、ソース／ドレイン間耐圧を向上させると、電源電圧
が５Ｖまでバルクシリコン基板上に形成したリングオシ
レータの消費電力より低い値を実現することが可能とな
る。
動作によりソース／ドレイン間耐圧が低下することに起
因している。しかし、フィールドシールド分離構造で基
板電位を固定し、チャネル領域に蓄積したホールを引抜
き、ソース／ドレイン間耐圧を向上させると、電源電圧
が５Ｖまでバルクシリコン基板上に形成したリングオシ
レータの消費電力より低い値を実現することが可能とな
る。
【０１１３】以上のように、基板電位を固定した半導体
装置においては、ＳＯＩ構造の特徴を生かしつつ、か
つ、ＳＯＩ基板上に形成されるＭＯＳ電界効果トランジ
スタの最大の欠点であったソース／ドレイン間耐圧を向
上させることが可能となり、電源電圧が高い領域におい
て、換言すればバルクシリコン基板上の回路と同様の電
源電圧の回路動作を可能にすることができる。
装置においては、ＳＯＩ構造の特徴を生かしつつ、か
つ、ＳＯＩ基板上に形成されるＭＯＳ電界効果トランジ
スタの最大の欠点であったソース／ドレイン間耐圧を向
上させることが可能となり、電源電圧が高い領域におい
て、換言すればバルクシリコン基板上の回路と同様の電
源電圧の回路動作を可能にすることができる。
【０１１４】次に、この発明に基づいた第１０の実施例
について、図４３ないし図４８を参照して説明する。こ
の実施例においては、ｎＭＯＳ電界効果トランジスタ形
成領域１４０の配線層１５２およびコンタクト層１５６
と、ＳＯＩ領域１４８とのコンタクトおよびｐＭＯＳ電
界効果トランジスタ形成領域１４２の配線層１５０およ
びコンタクト層１５４と、ＳＯＩ領域１４６とのコンタ
クトの取り方について説明する。
について、図４３ないし図４８を参照して説明する。こ
の実施例においては、ｎＭＯＳ電界効果トランジスタ形
成領域１４０の配線層１５２およびコンタクト層１５６
と、ＳＯＩ領域１４８とのコンタクトおよびｐＭＯＳ電
界効果トランジスタ形成領域１４２の配線層１５０およ
びコンタクト層１５４と、ＳＯＩ領域１４６とのコンタ
クトの取り方について説明する。
【０１１５】この実施例においては、フィールドシール
ドゲート電極１０８，１１０と、ＳＯＩ領域１４６，１
４８との電位を別々に設定する場合について説明する。
フィールドシールドゲート電極１０８，１１０と、ＳＯ
Ｉ領域１４６，１４８とを別々の電位に設定する場合に
は、フィールドシールドゲート電極１０８，１１０と、
配線層１５０，１５２とを電気的に接触させないように
形成する必要がある。またこの場合、ホールおよび電子
を引抜きやすくするために、ＳＯＩ領域１４６，１４８
において、配線層１５０および１５２との接触部分の領
域１４６ｂ，１４８ｂの領域は、他の領域１４６ａ，１
４８ａよりも不純物濃度が高く設定されている。なお、
図４３に示す断面図は、図４４に示す平面図のＣ−Ｃ線
矢視断面図である。
ドゲート電極１０８，１１０と、ＳＯＩ領域１４６，１
４８との電位を別々に設定する場合について説明する。
フィールドシールドゲート電極１０８，１１０と、ＳＯ
Ｉ領域１４６，１４８とを別々の電位に設定する場合に
は、フィールドシールドゲート電極１０８，１１０と、
配線層１５０，１５２とを電気的に接触させないように
形成する必要がある。またこの場合、ホールおよび電子
を引抜きやすくするために、ＳＯＩ領域１４６，１４８
において、配線層１５０および１５２との接触部分の領
域１４６ｂ，１４８ｂの領域は、他の領域１４６ａ，１
４８ａよりも不純物濃度が高く設定されている。なお、
図４３に示す断面図は、図４４に示す平面図のＣ−Ｃ線
矢視断面図である。
【０１１６】次に、図４３に示された半導体装置の製造
工程について、図４５ないし図４８を参照して説明す
る。まず、図４５を参照して、シリコン基板１２０の上
に、埋込酸化膜１２２が形成されている。この埋込酸化
膜１２２の上には、ｎＭＯＳ電界効果トランジスタの活
性領域１０４またはｐＭＯＳ電界効果トランジスタの活
性領域１０６が形成されている。ｎＭＯＳ電界効果トラ
ンジスタの活性領域１０４およびｐＭＯＳ電界効果トラ
ンジスタの活性領域１０６の上には、ゲート酸化膜１６
４が形成されている。このゲート酸化膜１６４の上に
は、フィールドシールドゲート層１１０，１０８が形成
されている。
工程について、図４５ないし図４８を参照して説明す
る。まず、図４５を参照して、シリコン基板１２０の上
に、埋込酸化膜１２２が形成されている。この埋込酸化
膜１２２の上には、ｎＭＯＳ電界効果トランジスタの活
性領域１０４またはｐＭＯＳ電界効果トランジスタの活
性領域１０６が形成されている。ｎＭＯＳ電界効果トラ
ンジスタの活性領域１０４およびｐＭＯＳ電界効果トラ
ンジスタの活性領域１０６の上には、ゲート酸化膜１６
４が形成されている。このゲート酸化膜１６４の上に
は、フィールドシールドゲート層１１０，１０８が形成
されている。
【０１１７】次に、図４６を参照して、フィールドシー
ルドゲート層１１０，１０８を写真製版技術を用いて所
定の形状にパターニングを行ない、フィールドシールド
ゲート電極１１０，１０８にパターニングを行なう。そ
の後、シリコン基板１２０の表面全体を層間絶縁膜１６
２により覆う。次に、図４７を参照して、写真製版技術
を用いて、フィールドシールドゲート電極１１０，１０
８の間の領域に、ｎＭＯＳ電界効果トランジスタの活性
領域１０４またはｐＭＯＳ電界効果トランジスタの活性
領域１０６の表面が露出するコンタクトホール１５３を
開口する。次に、図５８を参照して、このコンタクトホ
ール１５３内にコンタクト層１５４、１５６を形成しさ
らに配線層１５０，１５２を形成することにより、図４
３に示す構造を有する半導体装置が完成する。
ルドゲート層１１０，１０８を写真製版技術を用いて所
定の形状にパターニングを行ない、フィールドシールド
ゲート電極１１０，１０８にパターニングを行なう。そ
の後、シリコン基板１２０の表面全体を層間絶縁膜１６
２により覆う。次に、図４７を参照して、写真製版技術
を用いて、フィールドシールドゲート電極１１０，１０
８の間の領域に、ｎＭＯＳ電界効果トランジスタの活性
領域１０４またはｐＭＯＳ電界効果トランジスタの活性
領域１０６の表面が露出するコンタクトホール１５３を
開口する。次に、図５８を参照して、このコンタクトホ
ール１５３内にコンタクト層１５４、１５６を形成しさ
らに配線層１５０，１５２を形成することにより、図４
３に示す構造を有する半導体装置が完成する。
【０１１８】次に、この発明に基づいた第１１の実施例
について、図を参照して説明する。上述した第１０の実
施例においては、フィールドシールドゲート電極１０
８，１１０とＳＯＩ領域１４６，１４８との電位を別々
に設定する場合の構造について述べたが、本実施例にお
いては、フィールドシールドゲート電極１０８，１１０
とＳＯＩ領域１４６，１４８との電位を同一に設定する
場合の構造について示している。
について、図を参照して説明する。上述した第１０の実
施例においては、フィールドシールドゲート電極１０
８，１１０とＳＯＩ領域１４６，１４８との電位を別々
に設定する場合の構造について述べたが、本実施例にお
いては、フィールドシールドゲート電極１０８，１１０
とＳＯＩ領域１４６，１４８との電位を同一に設定する
場合の構造について示している。
【０１１９】まず、図４９を参照して、図４３に示す構
造と比較した場合、フィールドシールドゲート電極１０
８，１１０とコンタクト層１５４，１５６とが接触する
ように配置されている。これにより、フィールドシール
ドゲート電極１０８，１１０の電位と、ＳＯＩ領域１４
６，１４８との電位を同一にすることができる。なお、
配線層１５０，１５２およびコンタクト層１５４、１５
６とフィールドシールドゲート電極１０８，１１０との
コンタクトについては、たとえばコンタクト領域におけ
る平面形状が図５０〜図５２に示すような種々の構成を
取ることが可能である。
造と比較した場合、フィールドシールドゲート電極１０
８，１１０とコンタクト層１５４，１５６とが接触する
ように配置されている。これにより、フィールドシール
ドゲート電極１０８，１１０の電位と、ＳＯＩ領域１４
６，１４８との電位を同一にすることができる。なお、
配線層１５０，１５２およびコンタクト層１５４、１５
６とフィールドシールドゲート電極１０８，１１０との
コンタクトについては、たとえばコンタクト領域におけ
る平面形状が図５０〜図５２に示すような種々の構成を
取ることが可能である。
【０１２０】次に、図４９に示す構造を得るの製造方法
について図５３〜図５８を参照して説明する。まず、図
５３を参照して、シリコン基板１２０の上に、埋込酸化
膜１２２が形成されている。この埋込酸化膜１２２の上
には、ｎＭＯＳ電界効果トランジスタの活性領域１０４
またはｐＭＯＳ電界効果トランジスタの活性領域１０６
が形成されている。この電界効果トランジスタの活性領
域１０４，１０６の上には、ゲート酸化膜１６４が形成
されている。さらに、このゲート酸化膜１６４の上に
は、所定の形状にパターニングされたフィールドシール
ドゲート電極１０８，１１０が形成されている。
について図５３〜図５８を参照して説明する。まず、図
５３を参照して、シリコン基板１２０の上に、埋込酸化
膜１２２が形成されている。この埋込酸化膜１２２の上
には、ｎＭＯＳ電界効果トランジスタの活性領域１０４
またはｐＭＯＳ電界効果トランジスタの活性領域１０６
が形成されている。この電界効果トランジスタの活性領
域１０４，１０６の上には、ゲート酸化膜１６４が形成
されている。さらに、このゲート酸化膜１６４の上に
は、所定の形状にパターニングされたフィールドシール
ドゲート電極１０８，１１０が形成されている。
【０１２１】次に、図５４を参照して、シリコン基板１
２０の表面全面を層間絶縁膜１６２で覆う。次に、図５
５を参照して、層間絶縁膜１６２の上に所定のパターン
を有するレジスト膜１６６を形成し、異方性エッチング
および等方性エッチングを用いて、層間絶縁膜１６２の
一部を除去する。
２０の表面全面を層間絶縁膜１６２で覆う。次に、図５
５を参照して、層間絶縁膜１６２の上に所定のパターン
を有するレジスト膜１６６を形成し、異方性エッチング
および等方性エッチングを用いて、層間絶縁膜１６２の
一部を除去する。
【０１２２】次に、図５６を参照して、レジスト膜１６
６をマスクとして、フィールドシールドゲート電極１０
８，１１０のパターニングを行なう。さらに、図５７を
参照して、レジスト膜１６６をマスクとして、シリコン
酸化膜１６４のエッチングを行なう。その後、図５８を
参照して、レジスト膜１６６を除去した後、配線層１５
０，１５２を堆積することにより、図４９に示す構造の
半導体装置が完成する。
６をマスクとして、フィールドシールドゲート電極１０
８，１１０のパターニングを行なう。さらに、図５７を
参照して、レジスト膜１６６をマスクとして、シリコン
酸化膜１６４のエッチングを行なう。その後、図５８を
参照して、レジスト膜１６６を除去した後、配線層１５
０，１５２を堆積することにより、図４９に示す構造の
半導体装置が完成する。
【０１２３】次に、この発明に基づいた第１２の実施例
について、図を参照して説明する。この実施例において
は、活性領域へのコンタクトとフィールドシールドゲー
ト電極へのコンタクトとの関係について説明する。
について、図を参照して説明する。この実施例において
は、活性領域へのコンタクトとフィールドシールドゲー
ト電極へのコンタクトとの関係について説明する。
【０１２４】図５９を参照して、活性領域１７０の上
に、ゲート電極１７２が所定の位置に配置されている。
ゲート電極１７２の上には、フィールドシールドゲート
電極１７８が設けられている。活性領域へのコンタクト
（以下ボディコンタクトと称す）領域１７６およびボデ
ィコンタクト１７４と、フィールドシールドゲート電極
コンタクト１８０とは、それぞれ反対の方向に引出して
形成されている。
に、ゲート電極１７２が所定の位置に配置されている。
ゲート電極１７２の上には、フィールドシールドゲート
電極１７８が設けられている。活性領域へのコンタクト
（以下ボディコンタクトと称す）領域１７６およびボデ
ィコンタクト１７４と、フィールドシールドゲート電極
コンタクト１８０とは、それぞれ反対の方向に引出して
形成されている。
【０１２５】次に、図６０を参照して、活性領域１７０
が並列して配置されている場合には、ボディコンタクト
領域１７６およびボディコンタクト１７４を共通とし
て、フィールドシールドゲート電極１７８のフィールド
シールドゲート電極コンタクト１８０を相反する方向に
設けるようにすることも可能である。
が並列して配置されている場合には、ボディコンタクト
領域１７６およびボディコンタクト１７４を共通とし
て、フィールドシールドゲート電極１７８のフィールド
シールドゲート電極コンタクト１８０を相反する方向に
設けるようにすることも可能である。
【０１２６】次に、この発明に基づいた第１３の実施例
について、図６１を参照して説明する。上述した第１２
の実施例においては、ボディコンタクトを、活性領域１
７０の外側において設けていたが、本実施例においては
活性領域１７０とのボディコンタクトを活性領域１７０
の内側に設けている。
について、図６１を参照して説明する。上述した第１２
の実施例においては、ボディコンタクトを、活性領域１
７０の外側において設けていたが、本実施例においては
活性領域１７０とのボディコンタクトを活性領域１７０
の内側に設けている。
【０１２７】まず、本実施例におけるフィールドシール
ドゲート電極１７８は、ＭＯＳ電界効果トランジスタの
ゲート電極１７２が延びる方向に対して直交する方向に
延びる主フィールドシールドゲート電極１７８ａと、こ
の主フィールドシールドゲート電極に直交する２本の副
フィールドシールドゲート電極１７８ｂとが備えられて
いる。さらに、この２本の副フィールドシールドゲート
電極間において、ボディコンタクト領域１７６が形成さ
れ、ボディコンタクト１７４を形成している。このボデ
ィコンタクト領域１７４は、電界効果トランジスタのチ
ャネル領域よりも同じ不純物濃度がそれ以上の濃度にな
るように不純物濃度が設定されている。
ドゲート電極１７８は、ＭＯＳ電界効果トランジスタの
ゲート電極１７２が延びる方向に対して直交する方向に
延びる主フィールドシールドゲート電極１７８ａと、こ
の主フィールドシールドゲート電極に直交する２本の副
フィールドシールドゲート電極１７８ｂとが備えられて
いる。さらに、この２本の副フィールドシールドゲート
電極間において、ボディコンタクト領域１７６が形成さ
れ、ボディコンタクト１７４を形成している。このボデ
ィコンタクト領域１７４は、電界効果トランジスタのチ
ャネル領域よりも同じ不純物濃度がそれ以上の濃度にな
るように不純物濃度が設定されている。
【０１２８】次に、この発明に基づいた第１４の実施例
について、図６２を参照して説明する。この実施例にお
いては、ゲート電極１７２内において、ＭＯＳ電界効果
トランジスタのゲート電極として用いられない２本のゲ
ート電極１８２を用いて、これらのゲート電極１８２を
フィールドシールドゲート電極として用いて、フィール
ドシールド分離を行なうようにしたものである。このよ
うな構造を用いることにより、新たな分離領域を形成す
る必要がなく、不使用のゲート電極を用いることができ
るために、半導体装置の高集積化を図ることが可能とな
る。
について、図６２を参照して説明する。この実施例にお
いては、ゲート電極１７２内において、ＭＯＳ電界効果
トランジスタのゲート電極として用いられない２本のゲ
ート電極１８２を用いて、これらのゲート電極１８２を
フィールドシールドゲート電極として用いて、フィール
ドシールド分離を行なうようにしたものである。このよ
うな構造を用いることにより、新たな分離領域を形成す
る必要がなく、不使用のゲート電極を用いることができ
るために、半導体装置の高集積化を図ることが可能とな
る。
【０１２９】次に、この発明に基づいた第１５の実施例
について、図６３および図６４を参照して説明する。ま
ず、図６３を参照して、本実施例における半導体装置に
よれば、活性領域２０２の上にＭＯＳ電界効果トランジ
スタを構成するゲート電極２０８が配置され、このゲー
ト電極２０８の上にフィールドシールドゲート電極２０
４が配置されている。
について、図６３および図６４を参照して説明する。ま
ず、図６３を参照して、本実施例における半導体装置に
よれば、活性領域２０２の上にＭＯＳ電界効果トランジ
スタを構成するゲート電極２０８が配置され、このゲー
ト電極２０８の上にフィールドシールドゲート電極２０
４が配置されている。
【０１３０】上述した、実施例１２ないし実施例１４の
構造からもわかるように、フィールドシールドゲート電
極は、本来活性領域２０２の外側へ延び出している必要
がある。しかしながら、本実施例においては、フィール
ドシールドゲート電極２０４を活性領域２０２から延び
出す代わりに、フィールドシールドゲート電極２０４の
下方に位置する活性領域２０２に凹部２０６を設けるこ
とにより、フィールドシールドゲート電極２０４を活性
領域２０２内に形成することができるようにしたもので
ある。
構造からもわかるように、フィールドシールドゲート電
極は、本来活性領域２０２の外側へ延び出している必要
がある。しかしながら、本実施例においては、フィール
ドシールドゲート電極２０４を活性領域２０２から延び
出す代わりに、フィールドシールドゲート電極２０４の
下方に位置する活性領域２０２に凹部２０６を設けるこ
とにより、フィールドシールドゲート電極２０４を活性
領域２０２内に形成することができるようにしたもので
ある。
【０１３１】このようにフィールドシールドゲート電極
２０４に凹部２０６を設けることにより、図６４を参照
して、活性領域２０２が並列して形成される場合におい
ては、活性領域２０２の間隔ｙを最小分離幅に設定する
ことが可能となる。したがって、半導体装置の高集積化
を図ることが可能となる。
２０４に凹部２０６を設けることにより、図６４を参照
して、活性領域２０２が並列して形成される場合におい
ては、活性領域２０２の間隔ｙを最小分離幅に設定する
ことが可能となる。したがって、半導体装置の高集積化
を図ることが可能となる。
【０１３２】次に、この発明に基づいた第１６の実施例
について図６５および図６６を参照して説明する。本実
施例においては、ｐＭＯＳ電界効果トランジスタ形成領
域２１０と、ｎＭＯＳ電界効果トランジスタ形成領域２
１２とを交互に配置するときの構造について説明する。
なお、図６６は、図６５中Ｄ−Ｄ線矢視断面図である。
について図６５および図６６を参照して説明する。本実
施例においては、ｐＭＯＳ電界効果トランジスタ形成領
域２１０と、ｎＭＯＳ電界効果トランジスタ形成領域２
１２とを交互に配置するときの構造について説明する。
なお、図６６は、図６５中Ｄ−Ｄ線矢視断面図である。
【０１３３】両図を参照して、ｐＭＯＳ電界効果トラン
ジスタ形成領域２１０には、ｐＭＯＳ電界効果トランジ
スタの活性領域２１４が形成され、このｐＭＯＳ電界効
果トランジスタの活性領域２１４には、ｐＭＯＳ電界効
果トランジスタのゲート電極２１８が所定の位置に配置
されている。また、ゲート電極２１８の上には、フィー
ルドシールドゲート電極２２２が配置されている。
ジスタ形成領域２１０には、ｐＭＯＳ電界効果トランジ
スタの活性領域２１４が形成され、このｐＭＯＳ電界効
果トランジスタの活性領域２１４には、ｐＭＯＳ電界効
果トランジスタのゲート電極２１８が所定の位置に配置
されている。また、ゲート電極２１８の上には、フィー
ルドシールドゲート電極２２２が配置されている。
【０１３４】一方、ｎＭＯＳトランジスタ形成領域２１
２には、ｎＭＯＳ電界効果トランジスタの活性領域２１
６が設けられ、このｎＭＯＳ電界効果トランジスタの活
性領域の上にはｎＭＯＳ電界効果トランジスタのゲート
電極２２０が所定の位置に配置されている。さらに、こ
のゲート電極２２０の上には、フィールドシールドゲー
ト電極２２４が配置されている。
２には、ｎＭＯＳ電界効果トランジスタの活性領域２１
６が設けられ、このｎＭＯＳ電界効果トランジスタの活
性領域の上にはｎＭＯＳ電界効果トランジスタのゲート
電極２２０が所定の位置に配置されている。さらに、こ
のゲート電極２２０の上には、フィールドシールドゲー
ト電極２２４が配置されている。
【０１３５】さらに、ｐＭＯＳ電界効果トランジスタ形
成領域２１０とｎＭＯＳ電界効果トランジスタ形成領域
２１２との界面部分には、ｎ型のボディコンタクト領域
２２６と、ｐ型のボディコンタクト領域２２８が形成さ
れている。ｎ型ボディコンタクト領域２２６には、電源
電位（Ｖcc）か、それ以上の電位に固定されている。ま
たｐ型ボディコンタクト領域２８は、グランド電位（Ｇ
ＮＤ）か、それ以下の電位に固定されている。
成領域２１０とｎＭＯＳ電界効果トランジスタ形成領域
２１２との界面部分には、ｎ型のボディコンタクト領域
２２６と、ｐ型のボディコンタクト領域２２８が形成さ
れている。ｎ型ボディコンタクト領域２２６には、電源
電位（Ｖcc）か、それ以上の電位に固定されている。ま
たｐ型ボディコンタクト領域２８は、グランド電位（Ｇ
ＮＤ）か、それ以下の電位に固定されている。
【０１３６】このように、ｎ型ボディコンタクト領域２
２６およびｐ型ボディコンタクト領域２２８を設けるこ
とにより、インパクトイオン化によって発生した余分な
キャリアを引抜き、チャネル電位の上昇を防ぐことがで
きるため、ソース／ドレイン間の耐圧を向上させること
が可能となる。
２６およびｐ型ボディコンタクト領域２２８を設けるこ
とにより、インパクトイオン化によって発生した余分な
キャリアを引抜き、チャネル電位の上昇を防ぐことがで
きるため、ソース／ドレイン間の耐圧を向上させること
が可能となる。
【０１３７】次に、この発明に基づいた第１７の実施例
について図６７および図６８を参照して説明する。図６
８は、図６７中Ｅ−Ｅ線矢視断面図である。上述した第
１６の実施例においては、ｎ型ボディコンタクト領域２
２６とｐ型ボディコンタクト領域２２８との界面に高電
界が加わるために、耐圧が低下してしまうという問題点
があった。この問題点を解決するために、本実施例にお
いては、ｎ型ボディコンタクト領域２２６とｐ型ボディ
コンタクト領域２２８との界面に最小分離幅の溝部２３
０を設けている。このように溝部２３０を設けることに
より、ｎ型ボディコンタクト領域２２６とｐ型ボディコ
ンタクト領域２２８とは電気的に分離されるために、高
電圧が加わることはなく、耐圧の低下を引き起こすこと
がなくなる。
について図６７および図６８を参照して説明する。図６
８は、図６７中Ｅ−Ｅ線矢視断面図である。上述した第
１６の実施例においては、ｎ型ボディコンタクト領域２
２６とｐ型ボディコンタクト領域２２８との界面に高電
界が加わるために、耐圧が低下してしまうという問題点
があった。この問題点を解決するために、本実施例にお
いては、ｎ型ボディコンタクト領域２２６とｐ型ボディ
コンタクト領域２２８との界面に最小分離幅の溝部２３
０を設けている。このように溝部２３０を設けることに
より、ｎ型ボディコンタクト領域２２６とｐ型ボディコ
ンタクト領域２２８とは電気的に分離されるために、高
電圧が加わることはなく、耐圧の低下を引き起こすこと
がなくなる。
【０１３８】次に、この発明に基づいた第１７の実施例
について、図６９および図７０を参照して説明する。図
７０は、図６９中Ｅ−Ｅ線矢視断面図である。上述した
第１６の実施例における問題点を解決する１つの構造と
して、第１７の実施例においては、ｎ型ボディコンタク
ト領域２２６とｐ型ボディコンタクト領域２２８との間
に溝部２３０を形成するようにしているが、本実施例に
おいては、ｎ型ボディコンタクト領域２２６とｐ型ボデ
ィコンタクト領域２２８との界面に、さらに、不純物濃
度が１×１０16ｃｍ-3程度のｎ- 分離領域２３２とｐ-
分離領域２３４とを設けるようにしたものである。この
ような低濃度の不純物領域を設けることにより、電界を
緩和することができるために、耐圧の低下を回避するこ
とができる。
について、図６９および図７０を参照して説明する。図
７０は、図６９中Ｅ−Ｅ線矢視断面図である。上述した
第１６の実施例における問題点を解決する１つの構造と
して、第１７の実施例においては、ｎ型ボディコンタク
ト領域２２６とｐ型ボディコンタクト領域２２８との間
に溝部２３０を形成するようにしているが、本実施例に
おいては、ｎ型ボディコンタクト領域２２６とｐ型ボデ
ィコンタクト領域２２８との界面に、さらに、不純物濃
度が１×１０16ｃｍ-3程度のｎ- 分離領域２３２とｐ-
分離領域２３４とを設けるようにしたものである。この
ような低濃度の不純物領域を設けることにより、電界を
緩和することができるために、耐圧の低下を回避するこ
とができる。
【０１３９】次に、この発明に基づいた第１９の実施例
について図７１を参照して説明する。上述した第１８の
実施例においては、ｎ型ボディコンタクト領域２２６と
ｐ型ボディコンタクト領域２２８の界面にさらにｎ- 分
離領域２３２とｐ- 分離領域２３４とを設けるようにし
ているが、トランジスタ形成領域におけるチャネル内の
インパクトイオン化で発生して問題となるキャリアはホ
ールであるために、図７１に示すように、フィールドシ
ールドゲート電極２２２，２２４の外側全体をｐ型の不
純物で覆い、グランド電位に固定することで上記問題点
を解決することも可能である。
について図７１を参照して説明する。上述した第１８の
実施例においては、ｎ型ボディコンタクト領域２２６と
ｐ型ボディコンタクト領域２２８の界面にさらにｎ- 分
離領域２３２とｐ- 分離領域２３４とを設けるようにし
ているが、トランジスタ形成領域におけるチャネル内の
インパクトイオン化で発生して問題となるキャリアはホ
ールであるために、図７１に示すように、フィールドシ
ールドゲート電極２２２，２２４の外側全体をｐ型の不
純物で覆い、グランド電位に固定することで上記問題点
を解決することも可能である。
【０１４０】次に、この発明に基づいた第２０の実施例
について、図７２ないし図７４を参照して説明する。第
１９の実施例で説明したように、チャネル内のインパク
トイオン化で発生して問題となるキャリアはホールであ
るため、ｎＭＯＳ電界効果トランジスタのソース／ドレ
イン間耐圧のみに注目して対処する方法が考えられる。
ｎＭＯＳ電界効果トランジスタのソース／ドレイン間の
耐圧を向上させる構造として、ソース領域近傍のチャネ
ル部分に、ｐ型のチャネル部分よりも不純物濃度の高い
領域を形成することで、ソース領域からの電子の注入を
防止することができる。
について、図７２ないし図７４を参照して説明する。第
１９の実施例で説明したように、チャネル内のインパク
トイオン化で発生して問題となるキャリアはホールであ
るため、ｎＭＯＳ電界効果トランジスタのソース／ドレ
イン間耐圧のみに注目して対処する方法が考えられる。
ｎＭＯＳ電界効果トランジスタのソース／ドレイン間の
耐圧を向上させる構造として、ソース領域近傍のチャネ
ル部分に、ｐ型のチャネル部分よりも不純物濃度の高い
領域を形成することで、ソース領域からの電子の注入を
防止することができる。
【０１４１】まず、図７２を参照して、ゲート電極２４
６の両側にソース領域２４０とドレイン領域２４２とが
形成されている。ゲート電極２４６の下方のチャネル領
域２４４の一方側には、ソース領域２４０近傍のチャネ
ル領域２４よりもｐ型の不純物濃度の高い領域２５２が
形成されている。なお、図７４を参照して、ゲート電極
２４６の周囲には、フィールドシールド分離２５４が形
成されている。
６の両側にソース領域２４０とドレイン領域２４２とが
形成されている。ゲート電極２４６の下方のチャネル領
域２４４の一方側には、ソース領域２４０近傍のチャネ
ル領域２４よりもｐ型の不純物濃度の高い領域２５２が
形成されている。なお、図７４を参照して、ゲート電極
２４６の周囲には、フィールドシールド分離２５４が形
成されている。
【０１４２】再び、図７２を参照して、図７２に示され
るｎＭＯＳ電界効果トランジスタの製造方法について説
明する。まず、ＳＯＩ層をフィールド分離した後、ＳＯ
Ｉ層全面にｐ型の不純物であるボロンを１×１０12ｃｍ
-2程度のチャネル注入を行ない、ゲート電極を形成す
る。次に、１方向から１×１０13ｃｍ-2程度のボロンを
追加注入する。その後、通常のソース／ドレイン領域を
形成することにより、トランジスタが完成する。以上に
より、図７２および図７３に示すように、ソース領域２
４０の近傍のチャネル領域２４４に、チャネル領域２４
４より不純物濃度の高い高濃度チャネル領域２５２が形
成される。このような不純物プロファイルを形成するこ
とにより、ドレイン領域２４２近傍のチャネル領域２４
４でインパクトイオン化により発生したホールは、ソー
ス領域２４０へ流れていく。このとき、高濃度チャネル
領域２５２が設けているために、ソース領域２４０への
ポテンシャルバリアが高くなり、これにより、ホールは
ソース領域２４０へ流入しにくくなり、ソース領域２４
０からの電子の注入を抑制することが可能となる。
るｎＭＯＳ電界効果トランジスタの製造方法について説
明する。まず、ＳＯＩ層をフィールド分離した後、ＳＯ
Ｉ層全面にｐ型の不純物であるボロンを１×１０12ｃｍ
-2程度のチャネル注入を行ない、ゲート電極を形成す
る。次に、１方向から１×１０13ｃｍ-2程度のボロンを
追加注入する。その後、通常のソース／ドレイン領域を
形成することにより、トランジスタが完成する。以上に
より、図７２および図７３に示すように、ソース領域２
４０の近傍のチャネル領域２４４に、チャネル領域２４
４より不純物濃度の高い高濃度チャネル領域２５２が形
成される。このような不純物プロファイルを形成するこ
とにより、ドレイン領域２４２近傍のチャネル領域２４
４でインパクトイオン化により発生したホールは、ソー
ス領域２４０へ流れていく。このとき、高濃度チャネル
領域２５２が設けているために、ソース領域２４０への
ポテンシャルバリアが高くなり、これにより、ホールは
ソース領域２４０へ流入しにくくなり、ソース領域２４
０からの電子の注入を抑制することが可能となる。
【０１４３】
【発明の効果】この発明に基づいた請求項１ないし請求
項４および請求項８ないし請求項１８に記載の半導体装
置によれば、半導体層の主表面から絶縁層の主表面に達
するようにフィールド酸化膜を形成している。これによ
り、第１のトランジスタ形成領域と第２のトランジスタ
形成領域とを電気的に完全に分離することができる。し
たがってラッチアップの発生を完全に防止することが可
能となる。
項４および請求項８ないし請求項１８に記載の半導体装
置によれば、半導体層の主表面から絶縁層の主表面に達
するようにフィールド酸化膜を形成している。これによ
り、第１のトランジスタ形成領域と第２のトランジスタ
形成領域とを電気的に完全に分離することができる。し
たがってラッチアップの発生を完全に防止することが可
能となる。
【０１４４】次に、この発明に基づいた請求項５ないし
請求項７および請求項８ないし請求項１８に記載の半導
体装置によれば、第１のトランジスタ形成領域と第２の
トランジスタ形成領域とを分離するために、メサ分離領
域を有している。これにより、第１のトランジスタ形成
領域と第２のトランジスタ形成領域とを電気的に完全に
分離することができる。したがって、ラッチアップの発
生を完全に防止することができる。
請求項７および請求項８ないし請求項１８に記載の半導
体装置によれば、第１のトランジスタ形成領域と第２の
トランジスタ形成領域とを分離するために、メサ分離領
域を有している。これにより、第１のトランジスタ形成
領域と第２のトランジスタ形成領域とを電気的に完全に
分離することができる。したがって、ラッチアップの発
生を完全に防止することができる。
【０１４５】この発明に基づいた請求項２、請求項４お
よび請求項６に記載の半導体装置によれば、第１および
第２のトランジスタ形成領域のそれぞれの半導体層を、
別々に所定の電位に固定することができる。その結果、
基板浮遊効果によるソース／ドレイン間耐圧の低下を防
止することが可能となる。
よび請求項６に記載の半導体装置によれば、第１および
第２のトランジスタ形成領域のそれぞれの半導体層を、
別々に所定の電位に固定することができる。その結果、
基板浮遊効果によるソース／ドレイン間耐圧の低下を防
止することが可能となる。
【０１４６】この発明に基づいた請求項７に記載の半導
体装置によれば、メサ分離領域の半導体層の端面部分に
第３フィールドシールドゲート電極を有している。
体装置によれば、メサ分離領域の半導体層の端面部分に
第３フィールドシールドゲート電極を有している。
【０１４７】これにより、半導体層の両端部分にゲート
電極により電圧が印加される。その結果、半導体層の端
面部分の電位が抑えられるために、電界集中を防止し、
さらに、リーク電流が流れることが防止されるため、半
導体層の側壁やコーナ部分のしきい値電圧の低下を抑制
することが可能となる。
電極により電圧が印加される。その結果、半導体層の端
面部分の電位が抑えられるために、電界集中を防止し、
さらに、リーク電流が流れることが防止されるため、半
導体層の側壁やコーナ部分のしきい値電圧の低下を抑制
することが可能となる。
【０１４８】次に、この発明に基づいた請求項８に記載
の半導体装置によれば、第１の電極は第１フィールドシ
ールドゲート電極と電気的に絶縁されて配置され、第２
の電極は第２フィールドシールドゲート電極と電気的に
絶縁されて配置されている。これにより、第１の電極お
よび第２の電極は、半導体層と別々の電位に設定するこ
とが可能となる。
の半導体装置によれば、第１の電極は第１フィールドシ
ールドゲート電極と電気的に絶縁されて配置され、第２
の電極は第２フィールドシールドゲート電極と電気的に
絶縁されて配置されている。これにより、第１の電極お
よび第２の電極は、半導体層と別々の電位に設定するこ
とが可能となる。
【０１４９】次に、この発明に基づいた請求項９に記載
の半導体装置によれば、第１の電極は第１フィールドシ
ールドゲート電極と電気的に接続して配置され、第２の
電極は第２フィールドシールドゲート電極と電気的に接
続されて配置されている。これにより、第１の電極およ
び第２の電極は、半導体層と同一の電位に設定すること
が可能となる。
の半導体装置によれば、第１の電極は第１フィールドシ
ールドゲート電極と電気的に接続して配置され、第２の
電極は第２フィールドシールドゲート電極と電気的に接
続されて配置されている。これにより、第１の電極およ
び第２の電極は、半導体層と同一の電位に設定すること
が可能となる。
【０１５０】次に、この発明に基づいた請求項１２に記
載の半導体装置によれば、不使用領域のゲート電極を用
いて、ＭＯＳトランジスタの分離を行なっている。これ
により、分離領域を形成する必要がなくなるために、半
導体装置の高集積化を図ることが可能となる。
載の半導体装置によれば、不使用領域のゲート電極を用
いて、ＭＯＳトランジスタの分離を行なっている。これ
により、分離領域を形成する必要がなくなるために、半
導体装置の高集積化を図ることが可能となる。
【０１５１】次に、この発明に基づいた請求項１３に記
載の半導体装置によれば、第１フィールドシールドゲー
ト電極の端部に位置する第１のトランジスタ形成領域
に、凹部が設けられ、第２フィールドシールドゲート電
極の端部に位置する第２のトランジスタ形成領域に凹部
が設けられている。これにより、第１および第２のフィ
ールドシールドゲート電極を、第１および第２のＭＯＳ
電界効果トランジスタ形成領域内に形成することが可能
となる。その結果、ＭＯＳ電界効果トランジスタ形成領
域を並列して配置させる場合の間隔を最小分離幅にする
ことができる。したがって、半導体装置の高集積化が可
能となる。
載の半導体装置によれば、第１フィールドシールドゲー
ト電極の端部に位置する第１のトランジスタ形成領域
に、凹部が設けられ、第２フィールドシールドゲート電
極の端部に位置する第２のトランジスタ形成領域に凹部
が設けられている。これにより、第１および第２のフィ
ールドシールドゲート電極を、第１および第２のＭＯＳ
電界効果トランジスタ形成領域内に形成することが可能
となる。その結果、ＭＯＳ電界効果トランジスタ形成領
域を並列して配置させる場合の間隔を最小分離幅にする
ことができる。したがって、半導体装置の高集積化が可
能となる。
【０１５２】次に、この発明に基づいた請求項１４に記
載の半導体装置によれば、第２導電型の第１不純物領域
と第１導電型の第１不純物領域とを設けている。これに
より、インパクトイオン化によって発生した余分なキャ
リアを、この不純物領域を用いて引抜き、チャネル電位
の上昇を防止することができる。その結果、ソース／ド
レイン間の耐圧を向上させることが可能となる。
載の半導体装置によれば、第２導電型の第１不純物領域
と第１導電型の第１不純物領域とを設けている。これに
より、インパクトイオン化によって発生した余分なキャ
リアを、この不純物領域を用いて引抜き、チャネル電位
の上昇を防止することができる。その結果、ソース／ド
レイン間の耐圧を向上させることが可能となる。
【０１５３】次に、この発明に基づいた請求項１５に記
載の半導体装置によれば、第２導電型の第１不純物領域
と第１導電型の第１不純物領域との界面に溝部を設けて
いる。これにより、第２導電型の第１不純物領域と第１
導電型の第１不純物領域とを電気的に分離することがで
きるために、第２導電型の第１不純物領域と第１導電型
の第１不純物領域との間に加わる高電界を緩和すること
が可能となり、半導体装置の耐圧の低下を防止すること
が可能となる。
載の半導体装置によれば、第２導電型の第１不純物領域
と第１導電型の第１不純物領域との界面に溝部を設けて
いる。これにより、第２導電型の第１不純物領域と第１
導電型の第１不純物領域とを電気的に分離することがで
きるために、第２導電型の第１不純物領域と第１導電型
の第１不純物領域との間に加わる高電界を緩和すること
が可能となり、半導体装置の耐圧の低下を防止すること
が可能となる。
【０１５４】次に、この発明に基づいた請求項１６に記
載の半導体装置によれば、第２導電型の第１不純物領域
と第１導電型の第１不純物領域との間に、第２導電型の
第１不純物領域よりも不純物濃度が低い第２導電型の第
２不純物領域と、第１導電型の第１不純物領域よりも不
純物濃度が低い第１導電型の第２不純物領域とを設けて
いる。これにより、第２導電型の第１不純物領域と第１
導電型の第１不純物領域との間の高電界を緩和し、半導
体装置の耐圧低下を緩和することが可能となる。
載の半導体装置によれば、第２導電型の第１不純物領域
と第１導電型の第１不純物領域との間に、第２導電型の
第１不純物領域よりも不純物濃度が低い第２導電型の第
２不純物領域と、第１導電型の第１不純物領域よりも不
純物濃度が低い第１導電型の第２不純物領域とを設けて
いる。これにより、第２導電型の第１不純物領域と第１
導電型の第１不純物領域との間の高電界を緩和し、半導
体装置の耐圧低下を緩和することが可能となる。
【０１５５】次に、この発明に基づいた請求項１７に記
載の半導体装置によれば、第１フィールドシールドゲー
ト電極と第２フィールドシールドゲート電極との間の半
導体層に、この半導体層を所定の電位に保持するための
第１導電型の不純物領域を設けている。これにより、チ
ャネル内におけるインパクトイオン化で発生したホール
を引抜き、チャネル領域の電位の上昇を防止することが
可能となる。
載の半導体装置によれば、第１フィールドシールドゲー
ト電極と第２フィールドシールドゲート電極との間の半
導体層に、この半導体層を所定の電位に保持するための
第１導電型の不純物領域を設けている。これにより、チ
ャネル内におけるインパクトイオン化で発生したホール
を引抜き、チャネル領域の電位の上昇を防止することが
可能となる。
【０１５６】次に、この発明に基づいた請求項１８に記
載の半導体装置によれば、ソース領域の近傍に、このソ
ース領域よりも不純物濃度が高い高濃度不純物領域を設
けている。これにより、ドレイン領域近傍のチャネル領
域でインパクトイオン化により発生したホールはソース
領域近傍へ流れていく。このとき、高濃度不純物領域を
設けているために、ソース領域へのポテンシャルバリア
が高くなり、これによりホールはソース領域へ流入しに
くくなり、ソース領域からの電子の注入を抑制すること
が可能となる。
載の半導体装置によれば、ソース領域の近傍に、このソ
ース領域よりも不純物濃度が高い高濃度不純物領域を設
けている。これにより、ドレイン領域近傍のチャネル領
域でインパクトイオン化により発生したホールはソース
領域近傍へ流れていく。このとき、高濃度不純物領域を
設けているために、ソース領域へのポテンシャルバリア
が高くなり、これによりホールはソース領域へ流入しに
くくなり、ソース領域からの電子の注入を抑制すること
が可能となる。
【０１５７】次に、この発明に基づいた請求項１９ない
し請求項２２に記載の半導体装置の製造方法によれば、
第１のトランジスタ形成領域と第２のトランジスタ形成
領域とを分離するための半導体層の主表面から絶縁層の
主表面に達する第２フィールド酸化膜と、第１のトラン
ジスタ形成領域内の第１フィールド酸化膜と、第２トラ
ンジスタ形成領域内の第２フィールド酸化膜とを容易に
形成することが可能となる。
し請求項２２に記載の半導体装置の製造方法によれば、
第１のトランジスタ形成領域と第２のトランジスタ形成
領域とを分離するための半導体層の主表面から絶縁層の
主表面に達する第２フィールド酸化膜と、第１のトラン
ジスタ形成領域内の第１フィールド酸化膜と、第２トラ
ンジスタ形成領域内の第２フィールド酸化膜とを容易に
形成することが可能となる。
【図１】この発明に基づいた第１の実施例における半導
体装置の第１断面図である。
体装置の第１断面図である。
【図２】この発明に基づいた第１の実施例における半導
体装置の第２断面図である。
体装置の第２断面図である。
【図３】この発明に基づいた第１の実施例における半導
体装置の第１平面構造図である。
体装置の第１平面構造図である。
【図４】この発明に基づいた第１の実施例における半導
体装置の第２平面構造図である。
体装置の第２平面構造図である。
【図５】（ａ）、（ｂ）は、この発明に基づいた第１の
実施例における半導体装置の動作原理を示す模式図であ
る。
実施例における半導体装置の動作原理を示す模式図であ
る。
【図６】この発明に基づいた第２の実施例における半導
体装置の第１製造工程を示す断面図である。
体装置の第１製造工程を示す断面図である。
【図７】この発明に基づいた第２の実施例における半導
体装置の第２製造工程を示す断面図である。
体装置の第２製造工程を示す断面図である。
【図８】この発明に基づいた第２の実施例における半導
体装置の第３製造工程を示す断面図である。
体装置の第３製造工程を示す断面図である。
【図９】この発明に基づいた第２の実施例における半導
体装置の第４製造工程を示す断面図である。
体装置の第４製造工程を示す断面図である。
【図１０】この発明に基づいた第２の実施例における半
導体装置の第５製造工程を示す断面図である。
導体装置の第５製造工程を示す断面図である。
【図１１】この発明に基づいた第２の実施例における半
導体装置の第６製造工程を示す断面図である。
導体装置の第６製造工程を示す断面図である。
【図１２】この発明に基づいた第２の実施例における半
導体装置の第７製造工程を示す断面図である。
導体装置の第７製造工程を示す断面図である。
【図１３】この発明に基づいた第３の実施例における半
導体装置の第１製造工程を示す断面図である。
導体装置の第１製造工程を示す断面図である。
【図１４】この発明に基づいた第３の実施例における半
導体装置の第２製造工程を示す断面図である。
導体装置の第２製造工程を示す断面図である。
【図１５】この発明に基づいた第３の実施例における半
導体装置の第３製造工程を示す断面図である。
導体装置の第３製造工程を示す断面図である。
【図１６】この発明に基づいた第３の実施例における半
導体装置の第４製造工程を示す断面図である。
導体装置の第４製造工程を示す断面図である。
【図１７】この発明に基づいた第３の実施例における半
導体装置の第５製造工程を示す断面図である。
導体装置の第５製造工程を示す断面図である。
【図１８】この発明に基づいた第３の実施例における半
導体装置の第６製造工程を示す断面図である。
導体装置の第６製造工程を示す断面図である。
【図１９】この発明に基づいた第３の実施例における半
導体装置の第７製造工程を示す断面図である。
導体装置の第７製造工程を示す断面図である。
【図２０】この発明に基づいた第４の実施例における半
導体装置の第１製造工程を示す断面図である。
導体装置の第１製造工程を示す断面図である。
【図２１】この発明に基づいた第４の実施例における半
導体装置の第２製造工程を示す断面図である。
導体装置の第２製造工程を示す断面図である。
【図２２】この発明に基づいた第４の実施例における半
導体装置の第３製造工程を示す断面図である。
導体装置の第３製造工程を示す断面図である。
【図２３】この発明に基づいた第４の実施例における半
導体装置の第４製造工程を示す断面図である。
導体装置の第４製造工程を示す断面図である。
【図２４】この発明に基づいた第４の実施例における半
導体装置の第５製造工程を示す断面図である。
導体装置の第５製造工程を示す断面図である。
【図２５】この発明に基づいた第４の実施例における半
導体装置の第６製造工程を示す断面図である。
導体装置の第６製造工程を示す断面図である。
【図２６】この発明に基づいた第４の実施例における半
導体装置の第７製造工程を示す断面図である。
導体装置の第７製造工程を示す断面図である。
【図２７】この発明に基づいた第５の実施例における半
導体装置の第１製造工程を示す断面図である。
導体装置の第１製造工程を示す断面図である。
【図２８】この発明に基づいた第５の実施例における半
導体装置の第２製造工程を示す断面図である。
導体装置の第２製造工程を示す断面図である。
【図２９】この発明に基づいた第５の実施例における半
導体装置の第３製造工程を示す断面図である。
導体装置の第３製造工程を示す断面図である。
【図３０】この発明に基づいた第５の実施例における半
導体装置の第４製造工程を示す断面図である。
導体装置の第４製造工程を示す断面図である。
【図３１】この発明に基づいた第５の実施例における半
導体装置の第５製造工程を示す断面図である。
導体装置の第５製造工程を示す断面図である。
【図３２】この発明に基づいた第５の実施例における半
導体装置の第６製造工程を示す断面図である。
導体装置の第６製造工程を示す断面図である。
【図３３】この発明に基づいた第５の実施例における半
導体装置の第７製造工程を示す断面図である。
導体装置の第７製造工程を示す断面図である。
【図３４】この発明に基づいた第６の実施例における半
導体装置の平面構造図である。
導体装置の平面構造図である。
【図３５】この発明に基づいた第７の実施例における半
導体装置の断面構造図である。
導体装置の断面構造図である。
【図３６】この発明に基づいた第７の実施例における半
導体装置の平面構造図である。
導体装置の平面構造図である。
【図３７】この発明に基づいた第８の実施例における半
導体装置の断面構造図である。
導体装置の断面構造図である。
【図３８】この発明に基づいた第８の実施例における半
導体装置の平面構造図である。
導体装置の平面構造図である。
【図３９】この発明に基づいた第９の実施例における半
導体装置の断面構造図である。
導体装置の断面構造図である。
【図４０】この発明に基づいた第９の実施例における半
導体装置の平面構造図である。
導体装置の平面構造図である。
【図４１】この発明に基づいた半導体装置の効果を示す
第１の図である。
第１の図である。
【図４２】この発明に基づいた半導体装置の効果を示す
第２の図である。
第２の図である。
【図４３】この発明に基づいた第１０の実施例における
半導体装置の断面構造図である。
半導体装置の断面構造図である。
【図４４】この発明に基づいた第１０の実施例における
半導体装置の平面構造図である。
半導体装置の平面構造図である。
【図４５】この発明に基づいた第１０の実施例における
半導体装置の第１製造工程を示す断面図である。
半導体装置の第１製造工程を示す断面図である。
【図４６】この発明に基づいた第１０の実施例における
半導体装置の第２製造工程を示す断面図である。
半導体装置の第２製造工程を示す断面図である。
【図４７】この発明に基づいた第１０の実施例における
半導体装置の第３製造工程を示す断面図である。
半導体装置の第３製造工程を示す断面図である。
【図４８】この発明に基づいた第１０の実施例における
半導体装置の第４製造工程を示す断面図である。
半導体装置の第４製造工程を示す断面図である。
【図４９】この発明に基づいた第１１の実施例における
半導体装置の断面構造図である。
半導体装置の断面構造図である。
【図５０】この発明に基づいた第１１の実施例における
半導体装置のコンタクト領域の形状を示す第１の図であ
る。
半導体装置のコンタクト領域の形状を示す第１の図であ
る。
【図５１】この発明に基づいた第１１の実施例における
半導体装置のコンタクト領域の形状を示す第２の図であ
る。
半導体装置のコンタクト領域の形状を示す第２の図であ
る。
【図５２】この発明に基づいた第１１の実施例における
半導体装置のコンタクト領域の形状を示す第３の図であ
る。
半導体装置のコンタクト領域の形状を示す第３の図であ
る。
【図５３】この発明に基づいた第１１の実施例における
半導体装置の第１製造工程を示す断面図である。
半導体装置の第１製造工程を示す断面図である。
【図５４】この発明に基づいた第１１の実施例における
半導体装置の第２製造工程を示す断面図である。
半導体装置の第２製造工程を示す断面図である。
【図５５】この発明に基づいた第１１の実施例における
半導体装置の第３製造工程を示す断面図である。
半導体装置の第３製造工程を示す断面図である。
【図５６】この発明に基づいた第１１の実施例における
半導体装置の第４製造工程を示す断面図である。
半導体装置の第４製造工程を示す断面図である。
【図５７】この発明に基づいた第１１の実施例における
半導体装置の第５製造工程を示す断面図である。
半導体装置の第５製造工程を示す断面図である。
【図５８】この発明に基づいた第１１の実施例における
半導体装置の第６製造工程を示す断面図である。
半導体装置の第６製造工程を示す断面図である。
【図５９】この発明に基づいた第１２の実施例における
半導体装置の第１平面構造図である。
半導体装置の第１平面構造図である。
【図６０】この発明に基づいた第１２の実施例における
半導体装置の第２平面構造図である。
半導体装置の第２平面構造図である。
【図６１】この発明に基づいた第１３の実施例における
半導体装置の平面構造図である。
半導体装置の平面構造図である。
【図６２】この発明に基づいた第１４の実施例における
半導体装置の平面構造図である。
半導体装置の平面構造図である。
【図６３】この発明に基づいた第１５の実施例における
半導体装置の第１平面構造図である。
半導体装置の第１平面構造図である。
【図６４】この発明に基づいた第１５の実施例における
半導体装置の第２平面構造図である。
半導体装置の第２平面構造図である。
【図６５】この発明に基づいた第１６の実施例における
半導体装置の平面構造図である。
半導体装置の平面構造図である。
【図６６】図６５中Ｄ−Ｄ線矢視断面図である。
【図６７】この発明に基づいた第１７の実施例における
半導体装置の平面構造図である。
半導体装置の平面構造図である。
【図６８】図６７中Ｅ−Ｅ線矢視断面図である。
【図６９】この発明に基づいた第１８の実施例における
半導体装置の平面構造図である。
半導体装置の平面構造図である。
【図７０】図６９中Ｆ−Ｆ線矢視断面図である。
【図７１】この発明に基づいた第１９の実施例における
半導体装置の平面構造図である。
半導体装置の平面構造図である。
【図７２】この前に基づいた第２０の実施例における半
導体装置の断面構造図である。
導体装置の断面構造図である。
【図７３】この前に基づいた第２０の実施例における半
導体装置の第１平面構造図である。
導体装置の第１平面構造図である。
【図７４】この前に基づいた第２０の実施例における半
導体装置の第２平面構造図である。
導体装置の第２平面構造図である。
【図７５】従来技術における半導体装置の平面構造図で
ある。
ある。
【図７６】図７５中Ａ−Ａ矢視線断面図である。
【図７７】図７５中Ｘ−Ｘ線矢視断面図である。
【図７８】従来技術における半導体装置の平面構造を示
す部分拡大図である。
す部分拡大図である。
【図７９】（ａ）は３入力ＮＡＮＤゲートのブロック図
である。（ｂ）は３入力ＮＡＮＤゲートの回路図であ
る。
である。（ｂ）は３入力ＮＡＮＤゲートの回路図であ
る。
【図８０】３入力ＮＡＮＤゲートを実現した半導体装置
の平面構造図である。
の平面構造図である。
【図８１】バルク電界効果トランジスタの空乏層の広が
りを示す模式図である。
りを示す模式図である。
【図８２】ＳＯＩ電界効果トランジスタにおける空乏層
の広がりを示す模式図である。
の広がりを示す模式図である。
【図８３】図８１に示すＭＯＳ電界効果トランジスタの
ドレイン電流とドレイン電圧の関係を示す図である。
ドレイン電流とドレイン電圧の関係を示す図である。
【図８４】図８２に示すＭＯＳ電界効果トランジスタの
ドレイン電流とドレイン電圧の関係を示す図である。
ドレイン電流とドレイン電圧の関係を示す図である。
【図８５】基板浮遊効果を説明するための第１の図であ
る。
る。
【図８６】（ａ）、（ｂ）は、基板浮遊効果を説明する
ための第２の図である。
ための第２の図である。
【図８７】従来技術における基板浮遊効果を解消するた
めの半導体装置の平面構造図である。
めの半導体装置の平面構造図である。
２，１２０ シリコン基板 ４，１２２ 埋込酸化膜 ６ ｐＭＯＳ／ＦＥＴ活性領域 ８ ｎＭＯＳ／ＦＥＴ活性領域 １０ 第１フィールド酸化膜 １２ 第２フィールド酸化膜 １６，１８ 電位固定電極 ２０ ｐ型の電位固定領域 ２２ ｎ型の電位固定領域 なお、図中同一符号は、同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/12 Ｆ 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｂ 9056−4Ｍ 29/78 ３１１ Ｘ (72)発明者 山口 泰男 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 岩松 俊明 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (22)
- 【請求項１】 絶縁層の主表面上に形成された半導体層
と、 前記半導体層の主表面に形成され、複数個の第１導電型
ＭＯＳ電界効果トランジスタと、この複数個の第１導電
型ＭＯＳ電界効果トランジスタをそれぞれ分離するため
の第１フィールド酸化膜と、を含む第１のトランジスタ
形成領域と、 前記半導体層の主表面に形成され、複数個の第２導電型
ＭＯＳ電界効果トランジスタと、この複数個の第２導電
型ＭＯＳ電界効果トランジスタをそれぞれ分離するため
の第２フィールド酸化膜と、を含む第２のトランジスタ
形成領域と、 前記半導体層の主表面から前記絶縁層の主表面に達する
ように形成され、前記第１のトランジスタ形成領域と、
前記第２のトランジスタ形成領域とを分離するための第
３フィールド酸化膜と、 を備えた半導体装置。 - 【請求項２】 前記第１のトランジスタ形成領域におい
て、前記第１フィールド酸化膜を貫通し、前記半導体層
に電気的に接続された第１の電極と、 前記第２のトランジスタ形成領域において、前記第２フ
ィールド酸化膜を貫通し、前記半導体層に電気的に接続
された第２の電極と、 を含む請求項１に記載の半導体装置。 - 【請求項３】 絶縁層の主表面上に形成された半導体層
と、 前記半導体層の主表面に形成され、複数個の第１導電型
ＭＯＳ電界効果トランジスタと、この複数個の第１導電
型ＭＯＳ電界効果トランジスタをそれぞれ分離するため
の第１フィールドシールドゲート電極と、を含む第１の
トランジスタ形成領域と、 前記半導体層の主表面に形成され、複数個の第２導電型
ＭＯＳ電界効果トランジスタと、この複数個の第２導電
型ＭＯＳ電界効果トランジスタをそれぞれ分離するため
の第２フィールドシールドゲート電極と、を含む第２の
トランジスタ形成領域と、 前記半導体層の主表面から前記絶縁層の主表面に達する
ように形成され、前記第１のトランジスタ形成領域と、
前記第２のトランジスタ形成領域とを分離するためのフ
ィールド酸化膜と、 を備えた半導体装置。 - 【請求項４】 前記第１のトランジスタ形成領域におい
て、前記半導体層に電気的に接続された第１の電極と、 前記第２のトランジスタ形成領域において、前記半導体
層に電気的に接続された第２の電極と、 を含む請求項３に記載の半導体装置。 - 【請求項５】 絶縁層の主表面上に形成された半導体層
と、 前記半導体層の主表面に形成され、複数個の第１導電型
ＭＯＳ電界効果トランジスタと、この複数個の第１導電
型ＭＯＳ電界効果トランジスタをそれぞれ分離するため
の第１フィールドシールドゲート電極と、を含む第１の
トランジスタ形成領域と、 前記半導体層の主表面に形成され、複数個の第２導電型
ＭＯＳ電界効果トランジスタと、この複数個の第２導電
型ＭＯＳ電界効果トランジスタをそれぞれ分離するため
の第２フィールドシールドゲート電極と、を含む第２の
トランジスタ形成領域と、 前記第１のトランジスタ形成領域と、前記第２のトラン
ジスタ形成領域とを分離するためのメサ分離領域と、 を備えた半導体装置。 - 【請求項６】 前記第１のトランジスタ形成領域におい
て、前記半導体層に電気的に接続された第１の電極と、 前記第２のトランジスタ形成領域において、前記半導体
層に電気的に接続された第２の電極と、 を備えた請求項５に記載の半導体装置。 - 【請求項７】 前記メサ分離領域の前記半導体層の端面
部分に、第３フィールドシールドゲート電極を有する、
請求項５に記載の半導体装置。 - 【請求項８】 前記第１の電極は、前記第１フィールド
シールドゲート電極と電気的に絶縁されて配置され、 前記第２の電極は、前記第２フィールドシールドゲート
電極と電気的に絶縁されて配置された、 請求項４または請求項６に記載の半導体装置。 - 【請求項９】 前記第１の電極は、前記第１フィールド
シールドゲート電極と電気的に接続して配置され、 前記第２の電極は、前記第２フィールドシールドゲート
電極と電気的に接続して配置された、 請求項４または請求項６に記載の半導体装置。 - 【請求項１０】 前記第１の電極は、前記第１フィール
ドシールドゲート電極の平面領域よりも外側に配置さ
れ、 前記第２の電極は、前記第２フィールドシールドゲート
電極の平面領域よりも外側に配置された、 請求項４または請求項６に記載の半導体装置。 - 【請求項１１】 前記第１フィールドシールドゲート電
極は、前記第１導電型ＭＯＳ電界効果トランジスタのゲ
ート電極が延びる方向に対して直交する方向に延びる主
第１フィールドシールドゲート電極と、この主第１フィ
ールドシールドゲート電極に直交する２本の副第１フィ
ールドシールドゲート電極とを備え、この２本の副第１
フィールドシールドゲート電極間において、前記第１の
電極が設けられ、 前記第２フィールドシールドゲート電極は、前記第２導
電型ＭＯＳ電界効果トランジスタのゲート電極が延びる
方向に対して直交する方向に延びる主第２フィールドシ
ールドゲート電極と、この主第２フィールドシールドゲ
ート電極に直交する２本の副第２フィールドシールドゲ
ート電極とを備え、この２本の副第２フィールドシール
ドゲート電極間において、前記第２の電極が設けられ
た、 請求項４または請求項６に記載の半導体装置。 - 【請求項１２】 前記第１の電極は、前記複数個の第１
導電型ＭＯＳ電界効果トランジスタの任意の２本のゲー
ト電極間の前記半導体層に接続され、 前記第２の電極は、前記複数個の第２導電型ＭＯＳ電界
効果トランジスタの任意の２本のゲート電極間の前記半
導体層に接続された、 請求項４または請求項６に記載の半導体装置。 - 【請求項１３】 前記第１フィールドシールドゲート電
極は、前記第１のトランジスタ形成領域内に形成され、
かつ、前記第１フィールドシールドゲート電極の端部に
位置する前記第１のトランジスタ形成領域に、凹部が設
けられ、 前記第２フィールドシールドゲート電極は、前記第２の
トランジスタ形成領域内に形成され、かつ、前記第２フ
ィールドシールドゲート電極の端部に位置する前記第２
のトランジスタ形成領域に、凹部が設けられた、 請求項３または請求項５に記載の半導体装置。 - 【請求項１４】 前記第１フィールドシールドゲート電
極の外側の領域の前記半導体層に、この半導体層を所定
の電位に保持するための第２導電型の第１不純物領域
と、 前記第２フィールドシールドゲート電極の外側の領域の
前記半導体層に、この半導体層を所定の電位に保持する
ための第１導電型の第１不純物領域と、 を有する請求項３または請求項５に記載の半導体装置。 - 【請求項１５】 前記第１導電型の第１不純物領域と、
前記第２導電型の第１不純物領域との界面に所定の溝が
設けられた、 請求項１４に記載の半導体装置。 - 【請求項１６】 前記第１導電型の第１不純物領域の外
側に、前記第１導電型の第１不純物領域よりも不純物濃
度が低い第１導電型の第２不純物領域を有し、 前記第２導電型の第１不純物領域の外側に、前記第２導
電型の第１不純物領域よりも不純物濃度が低い第２導電
型の第２不純物領域を有する、 請求項１４に記載の半導体装置。 - 【請求項１７】 前記第１フィールドシールドゲート電
極と前記第２フィールドシールドゲート電極との間の前
記半導体層に、この半導体層を所定の電位に保持するた
めの第１導電型の不純物領域を有する、 請求項３または請求項５に記載の半導体装置。 - 【請求項１８】 前記第２導電型ＭＯＳ電界効果トラン
ジスタのゲート電極下のソース領域の近傍に、このソー
ス領域よりも不純物濃度が高い高濃度不純物領域を有す
る、 請求項３または請求項５に記載の半導体装置。 - 【請求項１９】 基板の上に絶縁膜を形成する工程と、 前記絶縁膜の上に半導体層を形成する工程と、 前記半導体層の上に酸化膜を形成し、選択酸化法を用い
て前記絶縁膜に達する第１フィールド酸化膜を所定の位
置に複数個形成する工程と、 前記第１フィールド酸化膜に挟まれた領域に、再び選択
酸化法を用いて、前記第１フィールド酸化膜よりも薄い
第２フィールド酸化膜を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項２０】 基板の上に絶縁膜を形成する工程と、 前記絶縁膜の上に半導体層を形成する工程と、 前記半導体層の上に酸化膜を形成し、選択酸化法を用い
て、第１の幅を有する第１フィールド酸化膜と、前記第
１の幅よりも狭い第２の幅を有する第２フィールド酸化
膜とを形成する工程と、 再び選択酸化法を用いて、第１フィールド酸化膜のみさ
らに酸化を行ない、前記絶縁膜に達するまで前記第１フ
ィールド酸化膜の膜厚さを成長させる工程と、を備えた
半導体装置の製造方法。 - 【請求項２１】 基板の上に絶縁膜を形成する工程と、 前記絶縁膜の上に半導体層を形成する工程と、 前記半導体層の上に酸化膜を形成する工程と、 前記酸化膜の上に窒化膜を形成する工程と、 前記窒化膜の上に所定のパターンを有するレジスト膜を
形成し、このレジスト膜をマスクとして、前記半導体層
の所定の深さまでエッチングを行ない、前記半導体層に
所定深さの凹部を形成する工程と、 前記レジスト膜を除去した後、再び所定のパターンを有
するレジスト膜を形成し、このレジスト膜をマスクとし
て、前記凹部と前記凹部との間に位置する窒化膜のパタ
ーニングを行なう工程と、 前記レジスト膜を除去した後、前記窒化膜をマスクとし
て、選択酸化法により、前記凹部における酸化膜が絶縁
膜に達する第１のフィールド酸化膜と、前記凹部と前記
凹部との間に第２のフィールド酸化膜とを形成する工程
と、 を備えた半導体装置の製造方法。 - 【請求項２２】 基板の上に絶縁膜を形成する工程と、 前記絶縁膜の上に半導体層を形成する工程と、 前記半導体層の上に酸化膜を形成する工程と、 前記酸化膜の上にバッファ層を形成する工程と、 前記バッファ層の上に窒化膜を形成する工程と、 前記窒化膜の上に第１の開口部と、この第１の開口部よ
りも幅の広い第２の開口部とを有する第１のレジスト膜
を形成し、このレジスト膜をマスクとして、前記バッフ
ァ層の表面が露出するまで前記窒化膜のエッチングを行
なう工程と、 前記第１の開口部のみが充填されるように第２のレジス
ト膜を形成し、前記第１のレジスト膜と前記第２のレジ
スト膜とをマスクとして、前記バッファ層のエッチング
を行なう工程と、 前記第１および第２のレジスト膜を除去した後窒化膜を
マスクとして選択酸化法により、前記第１の開口部の位
置に前記絶縁膜に達する第１のフィールド酸化膜と、前
記第２の開口部の位置に第２のフィールド酸化膜とを形
成する工程と、を備えた半導体装置の製造方法。
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