JPH0613562A - 接合降伏電圧を高めるｃｍｏｓトランジスタの製造方法 - Google Patents
接合降伏電圧を高めるｃｍｏｓトランジスタの製造方法Info
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- JPH0613562A JPH0613562A JP5073879A JP7387993A JPH0613562A JP H0613562 A JPH0613562 A JP H0613562A JP 5073879 A JP5073879 A JP 5073879A JP 7387993 A JP7387993 A JP 7387993A JP H0613562 A JPH0613562 A JP H0613562A
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 接合降伏電圧の高いＣＭＯＳトランジスタを
製造する。 【構成】 半導体基板（１）にｐウェル（２）とｎウェ
ル（３）を形成する工程；素子の分離特性を向上させる
ためにフィールドストップ注入領域（４，５）と関連し
てフィールド酸化膜（６）を形成する工程；ＮＭＯＳお
よびＰＭＯＳのゲート酸化膜（７）およびゲート電極
（８ａ）を形成する工程；ｎウェル（３）上またはｐウ
ェル（２）に低濃度不純物イオン注入領域（１６，１
７）を形成する工程；狭い高濃度不純物イオン注入領域
（９，１０）を不純物イオン注入領域（１６，１７）内
にフィールドストップ注入領域（４，５）と接しないよ
うに形成する工程；酸化物層（１８）を被覆して高濃度
不純物イオン注入領域（９，１０）を露出させた後に金
属層（１１）を接続させる工程を含む。
製造する。 【構成】 半導体基板（１）にｐウェル（２）とｎウェ
ル（３）を形成する工程；素子の分離特性を向上させる
ためにフィールドストップ注入領域（４，５）と関連し
てフィールド酸化膜（６）を形成する工程；ＮＭＯＳお
よびＰＭＯＳのゲート酸化膜（７）およびゲート電極
（８ａ）を形成する工程；ｎウェル（３）上またはｐウ
ェル（２）に低濃度不純物イオン注入領域（１６，１
７）を形成する工程；狭い高濃度不純物イオン注入領域
（９，１０）を不純物イオン注入領域（１６，１７）内
にフィールドストップ注入領域（４，５）と接しないよ
うに形成する工程；酸化物層（１８）を被覆して高濃度
不純物イオン注入領域（９，１０）を露出させた後に金
属層（１１）を接続させる工程を含む。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳトランジスタの
製造方法に関し、特に接合降伏電圧を高めるＣＭＯＳト
ランジスタの製造方法に関する。
製造方法に関し、特に接合降伏電圧を高めるＣＭＯＳト
ランジスタの製造方法に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる大韓民国特許出願第１９９２−５３９３号の
明細書の記載に基づくものであって、当該大韓民国特許
出願の番号を参照することによって当該大韓民国特許出
願の明細書の記載内容が本明細書の一部分を構成するも
のとする。
の基礎たる大韓民国特許出願第１９９２−５３９３号の
明細書の記載に基づくものであって、当該大韓民国特許
出願の番号を参照することによって当該大韓民国特許出
願の明細書の記載内容が本明細書の一部分を構成するも
のとする。
【０００３】
【従来の技術】一般的にチップ（Ｃｈｉｐ）の密度が増
加するに従って、関連する製造工程は垂直または水平工
程が規格化されるように変更されてきている。同様に電
源電圧も規格化される。しかし、特定の回路においては
標準工程によって得られる電圧以上の電圧を使用しなけ
ればならないことがある。
加するに従って、関連する製造工程は垂直または水平工
程が規格化されるように変更されてきている。同様に電
源電圧も規格化される。しかし、特定の回路においては
標準工程によって得られる電圧以上の電圧を使用しなけ
ればならないことがある。
【０００４】このとき、ｎ+ −ｐ、およびｐ+ −ｎ接合
の降伏電圧は標準工程によって一定の水準に固定され
る。その結果、特定部分の電圧が与えられた一定電圧以
上である場合には接合の降伏電圧が発生する。
の降伏電圧は標準工程によって一定の水準に固定され
る。その結果、特定部分の電圧が与えられた一定電圧以
上である場合には接合の降伏電圧が発生する。
【０００５】従来、素子分離特性をよくするためにフィ
ールドストップ注入（ｆｉｅｌｄｓｔｏｐ ｉｍｐｌａ
ｎｔ）工程が採用されている。フィールドストップ注入
領域を形成するための工程で使用される不純物注入量は
ｐウェルおよびｎウェルに注入される不純物量よりはる
かに大きい。その結果、ウェル間の境界に形成されるｎ
+ −ｐ接合およびｐ+ −ｎ接合に比較して、フィールド
ストップ注入領域で、一定電圧で強い電界が形成され
る。従って、高い接合降伏電圧を有する構造が要求され
て来た。従来のＣＭＯＳトランジスタの製造方法を図１
を参照して詳細に説明する。
ールドストップ注入（ｆｉｅｌｄｓｔｏｐ ｉｍｐｌａ
ｎｔ）工程が採用されている。フィールドストップ注入
領域を形成するための工程で使用される不純物注入量は
ｐウェルおよびｎウェルに注入される不純物量よりはる
かに大きい。その結果、ウェル間の境界に形成されるｎ
+ −ｐ接合およびｐ+ −ｎ接合に比較して、フィールド
ストップ注入領域で、一定電圧で強い電界が形成され
る。従って、高い接合降伏電圧を有する構造が要求され
て来た。従来のＣＭＯＳトランジスタの製造方法を図１
を参照して詳細に説明する。
【０００６】まず、図１（Ａ）に示すように、半導体基
板（１）にｐウェル（２）およびｎウェル（３）を形成
する。
板（１）にｐウェル（２）およびｎウェル（３）を形成
する。
【０００７】ついで、図１（Ｂ）に示すように、フィー
ルドストップ注入領域（４，５）を形成するためのイオ
ン注入工程に続いてフィールド酸化膜（６）を形成す
る。
ルドストップ注入領域（４，５）を形成するためのイオ
ン注入工程に続いてフィールド酸化膜（６）を形成す
る。
【０００８】次に、図１（Ｃ）に示すように、かくして
得られた構造全体の表面上にゲート酸化膜（７），ゲー
ト電極（８ａ），スペーサ（８ｂ），ソースおよびドレ
イン領域を順次形成し、金属層（１１）をソースおよび
ドレイン領域に接続させる。
得られた構造全体の表面上にゲート酸化膜（７），ゲー
ト電極（８ａ），スペーサ（８ｂ），ソースおよびドレ
イン領域を順次形成し、金属層（１１）をソースおよび
ドレイン領域に接続させる。
【０００９】図１（Ｃ）において９はｎ+ 活性領域、１
０はｐ+ 活性領域をそれぞれ示す。
０はｐ+ 活性領域をそれぞれ示す。
【００１０】しかし、従来法によって製作されたＣＭＯ
Ｓ構造においては、ｐ+ 活性領域とｎウェルとの接合お
よびｎ+ 活性領域とｐウェルとの接合においては接合降
伏電圧は生じず、ｎ+ 活性領域とｐ+ フィールドストッ
プ注入領域との接合およびｐ+ 活性領域とｎ+ フィール
ドストップ注入領域との接合で接合降伏電圧が生じる。
Ｓ構造においては、ｐ+ 活性領域とｎウェルとの接合お
よびｎ+ 活性領域とｐウェルとの接合においては接合降
伏電圧は生じず、ｎ+ 活性領域とｐ+ フィールドストッ
プ注入領域との接合およびｐ+ 活性領域とｎ+ フィール
ドストップ注入領域との接合で接合降伏電圧が生じる。
【００１１】その理由はｎ+ およびｐ+ フィールドスト
ップ注入領域の不純物イオンの注入量がそれぞれｎウェ
ルおよびｐウェルの不純物イオンの量より多いためであ
る。その結果、ｐおよびｎウェルの与えられたイオン濃
度において生ずる接合降伏電圧は比較的低く、そのため
にトランジスタを動作させるために用いられるピーク電
圧はある水準に制限される。このような制限はトランジ
スタの処理速度および性能の低下という問題を生ずる。
ップ注入領域の不純物イオンの注入量がそれぞれｎウェ
ルおよびｐウェルの不純物イオンの量より多いためであ
る。その結果、ｐおよびｎウェルの与えられたイオン濃
度において生ずる接合降伏電圧は比較的低く、そのため
にトランジスタを動作させるために用いられるピーク電
圧はある水準に制限される。このような制限はトランジ
スタの処理速度および性能の低下という問題を生ずる。
【００１２】図２（Ａ）にワード線デコーダの等価回路
図を、図２（Ｂ）にその各ノードにおける電圧波形を示
す。実際ＤＲＡＭ回路に主として利用されるワード線デ
コーダー（図２（Ａ）参照）の場合、電圧をＸＡからワ
ード線に損失なく伝達するように接合降伏電圧以上の電
圧をノードＢに印加すると降伏現象が発生し得る。かか
る降伏現象のためにノードＢの電圧はもはや高めること
ができなくなる。このことは図２（Ｂ）に示した電圧特
性図を参照することによって明瞭に理解することができ
る。図２（Ｂ）において、ＶA ，ＶB ，ＶXAおよびＶ
W/L はそれぞれ図２（Ａ）のノードＡ，Ｂ，ＸＡおよび
Ｗ／Ｌにおける電圧を示す。
図を、図２（Ｂ）にその各ノードにおける電圧波形を示
す。実際ＤＲＡＭ回路に主として利用されるワード線デ
コーダー（図２（Ａ）参照）の場合、電圧をＸＡからワ
ード線に損失なく伝達するように接合降伏電圧以上の電
圧をノードＢに印加すると降伏現象が発生し得る。かか
る降伏現象のためにノードＢの電圧はもはや高めること
ができなくなる。このことは図２（Ｂ）に示した電圧特
性図を参照することによって明瞭に理解することができ
る。図２（Ｂ）において、ＶA ，ＶB ，ＶXAおよびＶ
W/L はそれぞれ図２（Ａ）のノードＡ，Ｂ，ＸＡおよび
Ｗ／Ｌにおける電圧を示す。
【００１３】
【発明が解決しようとする課題】従って、本発明は従来
技術の上記問題点を解決するためになされたものであ
り、本発明の目的は、ｎ+ 活性領域とｐ+ フィールドス
トップ注入領域、およびｐ+ 活性領域とｎ+ フィールド
ストップ注入領域が直接接しないようにｎ+ 活性領域お
よびｐ+ 活性領域をマスクパターンして接合降伏電圧を
高めることのできるＣＭＯＳの製造方法を提供すること
にある。
技術の上記問題点を解決するためになされたものであ
り、本発明の目的は、ｎ+ 活性領域とｐ+ フィールドス
トップ注入領域、およびｐ+ 活性領域とｎ+ フィールド
ストップ注入領域が直接接しないようにｎ+ 活性領域お
よびｐ+ 活性領域をマスクパターンして接合降伏電圧を
高めることのできるＣＭＯＳの製造方法を提供すること
にある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は接合降伏電圧を高めるＣＭＯＳトランジス
タの製造方法において、半導体基板（１）にｐウェル
（２）とｎウェル（３）を形成する工程；前記ｐウェル
（２）およびｎウェル（３）内に、トランジスタの分離
特性を向上するために形成されたフィールドストップ注
入領域（４，５）に関連してフィールド酸化膜（６）を
形成する工程；ＮＭＯＳおよびＰＭＯＳのゲート酸化膜
（７）およびゲート電極（８ａ）を形成する工程；前記
ｎウェル（３）またはｐウェル（２）に低濃度不純物イ
オン注入領域（１６，１７）を形成する工程；狭い高濃
度不純物イオン注入領域（９，１０）を前記不純物イオ
ン注入領域（１６，１７）内に前記フィールドストップ
注入領域（４，５）と接しないように形成する工程；お
よび酸化物層（１８）を得られた全構造上に被覆し、前
記高濃度不純物イオン注入領域（９，１０）を露出し、
前記高濃度不純物イオン注入領域（９，１０）に接続す
るように金属層（１１）を形成する工程；を有すること
を特徴とする。
に、本発明は接合降伏電圧を高めるＣＭＯＳトランジス
タの製造方法において、半導体基板（１）にｐウェル
（２）とｎウェル（３）を形成する工程；前記ｐウェル
（２）およびｎウェル（３）内に、トランジスタの分離
特性を向上するために形成されたフィールドストップ注
入領域（４，５）に関連してフィールド酸化膜（６）を
形成する工程；ＮＭＯＳおよびＰＭＯＳのゲート酸化膜
（７）およびゲート電極（８ａ）を形成する工程；前記
ｎウェル（３）またはｐウェル（２）に低濃度不純物イ
オン注入領域（１６，１７）を形成する工程；狭い高濃
度不純物イオン注入領域（９，１０）を前記不純物イオ
ン注入領域（１６，１７）内に前記フィールドストップ
注入領域（４，５）と接しないように形成する工程；お
よび酸化物層（１８）を得られた全構造上に被覆し、前
記高濃度不純物イオン注入領域（９，１０）を露出し、
前記高濃度不純物イオン注入領域（９，１０）に接続す
るように金属層（１１）を形成する工程；を有すること
を特徴とする。
【００１５】
【作用】本発明においては、素子分離効果を増大させる
ためにｎ+ 型およびｐ+ 型フィールドストップ注入領域
の不純物イオン濃度を増加させても、接合降伏電圧の低
下を防止することができる。
ためにｎ+ 型およびｐ+ 型フィールドストップ注入領域
の不純物イオン濃度を増加させても、接合降伏電圧の低
下を防止することができる。
【００１６】
【実施例】以下、添付された図面を参照して本発明を詳
細に説明する。
細に説明する。
【００１７】図３（Ａ）は本発明方法に従って製造され
たＣＭＯＳトランジスタの平面図を示す。図において、
参照符号１２は活性領域を、１３はドレインまたはソー
ス領域を、１４はゲート電極を、１５は金属コンタクト
をそれぞれ示す。ＣＭＯＳトランジスタは図１（Ａ）〜
（Ｃ）に関して述べた従来のＣＭＯＳトランジスタと部
分的に同様の構造を有している。図３（Ａ）ないし図５
（Ｊ）において、図１（Ａ）〜（Ｃ）と同様または同一
の部分は同じ参照符号で示してある。
たＣＭＯＳトランジスタの平面図を示す。図において、
参照符号１２は活性領域を、１３はドレインまたはソー
ス領域を、１４はゲート電極を、１５は金属コンタクト
をそれぞれ示す。ＣＭＯＳトランジスタは図１（Ａ）〜
（Ｃ）に関して述べた従来のＣＭＯＳトランジスタと部
分的に同様の構造を有している。図３（Ａ）ないし図５
（Ｊ）において、図１（Ａ）〜（Ｃ）と同様または同一
の部分は同じ参照符号で示してある。
【００１８】図３（Ａ）の線Ａ−Ａ′に沿った断面図で
ある図３（Ｂ）ないし図５（Ｊ）を参照して本発明によ
るＣＭＯＳトランジスタの製造方法を詳細に示す。
ある図３（Ｂ）ないし図５（Ｊ）を参照して本発明によ
るＣＭＯＳトランジスタの製造方法を詳細に示す。
【００１９】先ず、図３（Ｂ）に示すように半導体基板
（１）にｐウェル（２）とｎウェル（３）を形成する。
（１）にｐウェル（２）とｎウェル（３）を形成する。
【００２０】図３（Ｃ）に示すように、次に上記ｐウェ
ル（２）にｐ+ 不純物イオンを注入してｐ+ フィールド
ストップ注入領域（５）を形成する。同様に上記ｎウェ
ル（３）にｎ+ 不純物をイオン注入してｎ+ フィールド
ストップ注入領域（４）を形成する。これらの工程に続
いて、通常の方法によってｐ+ フィールドストップ注入
領域（５）およびｎ+ フィールドストップ注入領域の上
にフィールド酸化膜（６）を形成する。その後、ＮＭＯ
ＳおよびＰＭＯＳのゲート酸化膜（７）、ゲート（８
ａ）およびスペーサ（８ｂ）を形成する。
ル（２）にｐ+ 不純物イオンを注入してｐ+ フィールド
ストップ注入領域（５）を形成する。同様に上記ｎウェ
ル（３）にｎ+ 不純物をイオン注入してｎ+ フィールド
ストップ注入領域（４）を形成する。これらの工程に続
いて、通常の方法によってｐ+ フィールドストップ注入
領域（５）およびｎ+ フィールドストップ注入領域の上
にフィールド酸化膜（６）を形成する。その後、ＮＭＯ
ＳおよびＰＭＯＳのゲート酸化膜（７）、ゲート（８
ａ）およびスペーサ（８ｂ）を形成する。
【００２１】図３（Ｄ）に示すように、上記ゲート（８
ａ）を形成した後、ｎウェル（３）上にフォトレジスト
Ｐ／Ｒを被覆する。ｐウェル（２）も同様にｎ- 不純物
イオンを注入される。その後、フォトレジストを除去す
る。
ａ）を形成した後、ｎウェル（３）上にフォトレジスト
Ｐ／Ｒを被覆する。ｐウェル（２）も同様にｎ- 不純物
イオンを注入される。その後、フォトレジストを除去す
る。
【００２２】図４（Ｅ）に示すように、上記ｎ- 不純物
イオンを注入してｎ- 活性領域（１６）が形成されたｐ
ウェル（２）上にフォトレジストＰ／Ｒを被覆し、ｎウ
ェル（３）にｐ- 不純物イオンを注入する。これらの工
程の後、フォトレジストを除去する。
イオンを注入してｎ- 活性領域（１６）が形成されたｐ
ウェル（２）上にフォトレジストＰ／Ｒを被覆し、ｎウ
ェル（３）にｐ- 不純物イオンを注入する。これらの工
程の後、フォトレジストを除去する。
【００２３】図４（Ｆ）に示すように、ｐ- 不純物イオ
ンをｎウェル（３）に注入して、ｐ- 活性領域（１７）
を形成する。
ンをｎウェル（３）に注入して、ｐ- 活性領域（１７）
を形成する。
【００２４】次いで、図４（Ｇ）に示すように、ｎウェ
ル（３）上にフォトレジストを被覆し、ｐウェル（２）
のｎ- 活性領域（１６）の内側へｎ+ 不純物イオンを注
入してｎ+ 活性領域（９）を形成する。実際には、フォ
トレジストは、所定の位置にｎ+ 活性領域を形成するよ
うに、ｐウェル（２）のｎ+ 活性領域９に対応する部分
以外の表面に被覆する。
ル（３）上にフォトレジストを被覆し、ｐウェル（２）
のｎ- 活性領域（１６）の内側へｎ+ 不純物イオンを注
入してｎ+ 活性領域（９）を形成する。実際には、フォ
トレジストは、所定の位置にｎ+ 活性領域を形成するよ
うに、ｐウェル（２）のｎ+ 活性領域９に対応する部分
以外の表面に被覆する。
【００２５】図５（Ｈ）に示すように、フォトレジスト
の除去に続いて、ｐウェル（２）上にフォトレジストを
被覆し、ｐ+ 活性領域１０を形成するように、ｎウェル
（３）のｐ- 活性領域（１７）の横方向内側へｐ+ 不純
物イオンを注入する。実際には、フォトレジストは、所
定の位置にｐ+ 活性層を形成するように、ｎウェル
（３）のｐ+ 活性領域（１０）に対応する部分以外の表
面に被覆する。各ｎ+ 活性領域（９）と各ｐ+ 活性領域
（１０）の接合深さは各ｎ- 活性領域（１６）と各ｐ-
活性領域（１７）の接合深さよりそれぞれ深い。さら
に、ｎ+ 活性領域（９），ｎ- 活性領域（１６），ｐ+
活性領域（１０）およびｐ- 活性領域（１７）の形成順
序をそれぞれ変えても構わない。
の除去に続いて、ｐウェル（２）上にフォトレジストを
被覆し、ｐ+ 活性領域１０を形成するように、ｎウェル
（３）のｐ- 活性領域（１７）の横方向内側へｐ+ 不純
物イオンを注入する。実際には、フォトレジストは、所
定の位置にｐ+ 活性層を形成するように、ｎウェル
（３）のｐ+ 活性領域（１０）に対応する部分以外の表
面に被覆する。各ｎ+ 活性領域（９）と各ｐ+ 活性領域
（１０）の接合深さは各ｎ- 活性領域（１６）と各ｐ-
活性領域（１７）の接合深さよりそれぞれ深い。さら
に、ｎ+ 活性領域（９），ｎ- 活性領域（１６），ｐ+
活性領域（１０）およびｐ- 活性領域（１７）の形成順
序をそれぞれ変えても構わない。
【００２６】図５（Ｉ）に示すように、こうして得られ
た構造の上に酸化物層（１８）を被覆し、さらにパター
ニングして、ｐウェル（２）に形成されているｎ+ 活性
領域（９）と、ｎウェル（３）に形成されているｐ+ 活
性領域（１０）を露出させる。
た構造の上に酸化物層（１８）を被覆し、さらにパター
ニングして、ｐウェル（２）に形成されているｎ+ 活性
領域（９）と、ｎウェル（３）に形成されているｐ+ 活
性領域（１０）を露出させる。
【００２７】最後に、図５（Ｊ）に示すように、金属層
（１１）をｎ+ 活性領域（９）およびｐ+ 活性領域（１
０）とコンタクトするように形成する。
（１１）をｎ+ 活性領域（９）およびｐ+ 活性領域（１
０）とコンタクトするように形成する。
【００２８】ここで、上記工程においてｎ型とｐ型の形
成順序を変えても構わない。基板（１）はｎ型であって
もｐ型であってもよい。
成順序を変えても構わない。基板（１）はｎ型であって
もｐ型であってもよい。
【００２９】一般に、接合の一方において濃度が急激な
変化を示す構造における接合降伏電圧は、次式
変化を示す構造における接合降伏電圧は、次式
【００３０】
【数１】
【００３１】で表されることが知られている（Ｓｚｅ，
Ｓ．Ｍ．Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｄｅｖｉｃｅｓ，（１）１９８１参照）。
Ｓ．Ｍ．Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｄｅｖｉｃｅｓ，（１）１９８１参照）。
【００３２】ここで、ＶB は降伏電圧、ｑは電荷量、Ｅ
m はピーク電界、ＮB は接合の弱くドーピングされた一
方の濃度、ＥS は半導体の誘電率である。
m はピーク電界、ＮB は接合の弱くドーピングされた一
方の濃度、ＥS は半導体の誘電率である。
【００３３】図６は上記（１）式にもとづいて、降伏電
圧のＮB による変化を示したグラフである。図６は本発
明の効果を数学的に実証している。すなわち、濃度ＮB
が低い程接合降伏電圧ＶB が増加する。
圧のＮB による変化を示したグラフである。図６は本発
明の効果を数学的に実証している。すなわち、濃度ＮB
が低い程接合降伏電圧ＶB が増加する。
【００３４】図７は本発明の試験結果を従来例と比較し
て示す電流−電圧特性曲線である。この図によっても本
発明の効果は実証される。
て示す電流−電圧特性曲線である。この図によっても本
発明の効果は実証される。
【００３５】従って、ＤＲＡＭ回路に主として使用され
るワード線デコーダーにおいて、ワード線に印加される
ゲート電圧は一定な接合降伏電圧に定められる。トラン
ジスタの電流が増加するにつれてワード線に印加される
電圧は増加する、その増加は比例的である。こうして、
ワード線の電圧を短時間で所望のレベルに増加させるこ
とができる。
るワード線デコーダーにおいて、ワード線に印加される
ゲート電圧は一定な接合降伏電圧に定められる。トラン
ジスタの電流が増加するにつれてワード線に印加される
電圧は増加する、その増加は比例的である。こうして、
ワード線の電圧を短時間で所望のレベルに増加させるこ
とができる。
【００３６】
【発明の効果】以上の説明から明らかなように、本発明
によれば素子分離効果を増大させるためにｎ+ 型および
ｐ+ 型フィールドストップ注入領域の不純物イオン濃度
を増加させても、接合降伏電圧の低下を防止することが
できる。従って、本発明は動作電圧レベルを上昇させる
ことの可能な高性能回路を提供することができ、各種記
憶素子，論理回路，ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ
ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃ
ｕｉｔ）回路等に適用される。
によれば素子分離効果を増大させるためにｎ+ 型および
ｐ+ 型フィールドストップ注入領域の不純物イオン濃度
を増加させても、接合降伏電圧の低下を防止することが
できる。従って、本発明は動作電圧レベルを上昇させる
ことの可能な高性能回路を提供することができ、各種記
憶素子，論理回路，ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ
ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃ
ｕｉｔ）回路等に適用される。
【００３７】説明のために本発明の好適な実施例を示し
たが、特許請求の範囲に記載された本発明の範囲および
精神から離れることなく、各種の変形，付加および置換
を行うことが可能である。
たが、特許請求の範囲に記載された本発明の範囲および
精神から離れることなく、各種の変形，付加および置換
を行うことが可能である。
【図１】従来のトランジスタ製造工程を示す断面図であ
る。
る。
【図２】（Ａ）はワード線デコーダーの等価回路図、
（Ｂ）はその各ノード別の電圧を示す線図である。
（Ｂ）はその各ノード別の電圧を示す線図である。
【図３】本発明のトランジスタ製造工程を示し、（Ａ）
は平面図、（Ｂ），（Ｃ）および（Ｄ）は断面図であ
る。
は平面図、（Ｂ），（Ｃ）および（Ｄ）は断面図であ
る。
【図４】本発明のトランジスタ製造工程を示す断面図で
ある。
ある。
【図５】本発明のトランジスタ製造工程を示す断面図で
ある。
ある。
【図６】階段型接合においてアバランシエ降伏電圧の不
純物濃度による変化を示す線図である。
純物濃度による変化を示す線図である。
【図７】本発明の接合降伏電圧を従来技術と比較して示
す線図である。
す線図である。
１ 半導体基板 ２ ｐウェル ３ ｎウェル ４ ｎ+ フィールドストップ注入領域 ５ ｐ+ フィールドストップ注入領域 ６ フィールド酸化膜 ７ ゲート酸化膜 ８ ゲート電極 ９ ｎ+ 活性領域 １０ ｐ+ 活性領域 １１ 金属層 １２ 活性領域 １３ ソース（またはドレイン） １４ ゲート電極 １５ 金属コンタクト １６ ｎ- 活性領域 １７ ｐ- 活性領域 １８ 酸化物
Claims (8)
- 【請求項１】 接合降伏電圧を高めるＣＭＯＳトランジ
スタの製造方法において、半導体基板（１）にｐウェル
（２）とｎウェル（３）を形成する工程；前記ｐウェル
（２）およびｎウェル（３）内に、トランジスタの分離
特性を向上するために形成されたフィールドストップ注
入領域（４，５）に関連してフィールド酸化膜（６）を
形成する工程；ＮＭＯＳおよびＰＭＯＳのゲート酸化膜
（７）およびゲート電極（８ａ）を形成する工程；前記
ｎウェル（３）またはｐウェル（２）に低濃度不純物イ
オン注入領域（１６，１７）を形成する工程；狭い高濃
度不純物イオン注入領域（９，１０）を前記不純物イオ
ン注入領域（１６，１７）内に前記フィールドストップ
注入領域（４，５）と接しないように形成する工程；お
よび酸化物層（１８）を得られた全構造上に被覆し、前
記高濃度不純物イオン注入領域（９，１０）を露出し、
前記高濃度不純物イオン注入領域（９，１０）に接続す
るように金属層（１１）を形成する工程；を有すること
を特徴とする接合降伏電圧を高めるＣＭＯＳトランジス
タの製造方法。 - 【請求項２】 請求項１において、 前記ｎウェル（３）またはｐウェル（２）に低濃度不純
物イオン注入領域（１６，１７）を形成する工程は；前
記ｎウェル（３）上にフォトレジストを被覆し前記ｐウ
ェル（２）にｎ- 不純物を注入する工程；および前記ｐ
ウェル（２）上にフォトレジストを被覆し前記ｎウェル
（３）にｐ- 不純物を注入する工程を含むことを特徴と
する接合降伏電圧を高めるＣＭＯＳトランジスタの製造
方法。 - 【請求項３】 請求項１において、 前記ｎウェル（３）またはｐウェル（２）に低濃度不純
物イオン注入領域（１６，１７）を形成する工程は、 前記ｐウェル（２）上にフォトレジストを被覆し前記ｎ
ウェル（３）にｐ- 不純物を注入する工程；および前記
ｎウェル（３）上にフォトレジストを被覆し前記ｐウェ
ル（２）にｎ- 不純物を注入する工程を含むことを特徴
とする接合降伏電圧を高めるＣＭＯＳトランジスタの製
造方法。 - 【請求項４】 請求項１において、 前記高濃度不純物イオン注入領域（９，１０）を形成す
る工程は；前記ｎウェル（３）上にフォトレジストを被
覆し前記ｐウェル（２）のｎ- 活性領域（１６）の内側
へｎ+ 不純物を注入する工程；および前記ｐウェル
（２）上にフォトレジストを被覆し前記ｎウェル（３）
のｐ- 活性領域（１７）の内側へｐ+ 不純物を注入する
工程を含むことを特徴とする接合降伏電圧を高めるＣＭ
ＯＳトランジスタの製造方法。 - 【請求項５】 請求項１において、 前記高濃度不純物イオン注入領域（９，１０）を形成す
る工程は；前記ｐウェル（２）上にフォトレジストを被
覆し前記ｎウェル（３）のｐ- 活性領域（１７）の内側
へｐ+ 不純物を注入する工程；および前記ｎウェル
（３）上にフォトレジストを被覆し前記ｐウェル（２）
のｎ- 活性領域（１６）の内側へｎ+ 不純物を注入する
工程を含むことを特徴とする接合降伏電圧を高めるＣＭ
ＯＳトランジスタの製造方法。 - 【請求項６】 請求項１，２，３および４のいずれかに
おいて、 前記各高濃度不純物イオン注入領域（９，１０）の深さ
は、対応する前記各低濃度不純物イオン注入領域（１
６，１７）の深さより深いことを特徴とするＣＭＯＳト
ランジスタの製造方法。 - 【請求項７】 請求項１において、 前記半導体基板（１）はｎ型基板であることを特徴とす
るＣＭＯＳトランジスタの製造方法。 - 【請求項８】 請求項１において、 前記半導体基板（１）はｐ型基板であることを特徴とす
るＣＭＯＳトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-5393 | 1992-03-31 | ||
| KR1019920005393A KR930020736A (ko) | 1992-03-31 | 1992-03-31 | 접합 항복 전압(junction breakdown voltage)을 높이는 CMOS 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613562A true JPH0613562A (ja) | 1994-01-21 |
Family
ID=19331207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5073879A Pending JPH0613562A (ja) | 1992-03-31 | 1993-03-31 | 接合降伏電圧を高めるｃｍｏｓトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0613562A (ja) |
| KR (1) | KR930020736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186322A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 半導体デバイス及びその製造方法 |
| TWI584476B (zh) * | 2011-08-25 | 2017-05-21 | 聯華電子股份有限公司 | 高壓金氧半導體電晶體元件及其製作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779667A (en) * | 1980-11-05 | 1982-05-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0223652A (ja) * | 1988-07-13 | 1990-01-25 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH0316123A (ja) * | 1989-03-29 | 1991-01-24 | Mitsubishi Electric Corp | イオン注入方法およびそれにより製造される半導体装置 |
| JPH03120870A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | 絶縁ゲート型半導体装置 |
-
1992
- 1992-03-31 KR KR1019920005393A patent/KR930020736A/ko not_active Ceased
-
1993
- 1993-03-31 JP JP5073879A patent/JPH0613562A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779667A (en) * | 1980-11-05 | 1982-05-18 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0223652A (ja) * | 1988-07-13 | 1990-01-25 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH0316123A (ja) * | 1989-03-29 | 1991-01-24 | Mitsubishi Electric Corp | イオン注入方法およびそれにより製造される半導体装置 |
| JPH03120870A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | 絶縁ゲート型半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186322A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 半導体デバイス及びその製造方法 |
| TWI584476B (zh) * | 2011-08-25 | 2017-05-21 | 聯華電子股份有限公司 | 高壓金氧半導體電晶體元件及其製作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020736A (ko) | 1993-10-20 |
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