JPH0312394B2 - - Google Patents
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- Publication number
- JPH0312394B2 JPH0312394B2 JP58169774A JP16977483A JPH0312394B2 JP H0312394 B2 JPH0312394 B2 JP H0312394B2 JP 58169774 A JP58169774 A JP 58169774A JP 16977483 A JP16977483 A JP 16977483A JP H0312394 B2 JPH0312394 B2 JP H0312394B2
- Authority
- JP
- Japan
- Prior art keywords
- timer
- transistors
- period
- circuit
- external clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに関する。
半導体メモリは微細加工技術の進歩と共に、集
積度の向上がなされてきた。特にダイナミツクメ
モリではメモリセルの構造が簡単であるため、高
集積化が可能であり、低価格という利点がある。
ところがメモリセルがダイナミツク回路であるた
めスタンドバイ時にもメモリセルの内容をリフレ
ツシユしなければならず外部コントロール系が複
雑になるという欠点がある。この欠点を改善する
ため、内部リフレツシユ回路を内蔵し、スタンド
バイ時には自動的にリフレツシユを行なう擬似ス
タテイツクメモリの開発が行なわれるようになつ
てきた。ところが従来の内部リフレツシユ回路に
用いられているタイマ回路はオシレータの出力を
分周しているためタイマ周期はプロセス的変動
（トランジスタの電流能力、容量値等）により大
きく変動する。この結果タイマ周期が一番長くな
る場合でも、タイマ周期はメモリセルのリフレツ
シユ周期よりも短かくすることが必要であり、通
常の場合タイマ周期が必要以上に短かくなり、消
費電力が大きくなる欠点があつた。
積度の向上がなされてきた。特にダイナミツクメ
モリではメモリセルの構造が簡単であるため、高
集積化が可能であり、低価格という利点がある。
ところがメモリセルがダイナミツク回路であるた
めスタンドバイ時にもメモリセルの内容をリフレ
ツシユしなければならず外部コントロール系が複
雑になるという欠点がある。この欠点を改善する
ため、内部リフレツシユ回路を内蔵し、スタンド
バイ時には自動的にリフレツシユを行なう擬似ス
タテイツクメモリの開発が行なわれるようになつ
てきた。ところが従来の内部リフレツシユ回路に
用いられているタイマ回路はオシレータの出力を
分周しているためタイマ周期はプロセス的変動
（トランジスタの電流能力、容量値等）により大
きく変動する。この結果タイマ周期が一番長くな
る場合でも、タイマ周期はメモリセルのリフレツ
シユ周期よりも短かくすることが必要であり、通
常の場合タイマ周期が必要以上に短かくなり、消
費電力が大きくなる欠点があつた。
本発明の目的は上記の欠点を改善したメモリを
提供することにある。
提供することにある。
本発明は、タイマ周期がプロセス的変動を受け
ないよう、タイマ回路の入力又はタイマ回路の出
力として外部クロツクを用い、消費電力を少なく
することを特徴とする。
ないよう、タイマ回路の入力又はタイマ回路の出
力として外部クロツクを用い、消費電力を少なく
することを特徴とする。
以下図面を用いて詳細に説明する。
タイマ回路の従来例を第１図に示す。トランジ
スタQ1〜Q6及び容量C3，C4からなるインバータ
３段のオシレータ部と、トランジスタQ7〜Q9及
び容量C1，C2からなるチヤージポンプ部と、ト
ランジスタQ10，Q11からなる出力インバータ部
で構成されている。トランジスタQ1，Q3，Q5，
Q7，Q10はＰチヤネルトランジスタをトランジス
タQ2，Q4，Q6，Q8，Q9，Q11はＮチヤネルトラ
ンジスタを示す。オシレータ周期はトランジスタ
Q1〜Q6の電流能力及び容量C3，C4の容量値のプ
ロセス的ばらつき又タイマ分周回路はトランジス
タQ7〜Q9のしきい値電圧及び容量C1，C2のプロ
セス的ばらつきによりそれぞれ変動する。この結
果タイマ周期が一番長くなる場合でもタイマ周期
はメモリセルのリフレツシユ周期よりも短かくす
る必要があり、通常の場合タイマ周期が必要以上
に短かくなり消費電力が大きくなる欠点があつ
た。
スタQ1〜Q6及び容量C3，C4からなるインバータ
３段のオシレータ部と、トランジスタQ7〜Q9及
び容量C1，C2からなるチヤージポンプ部と、ト
ランジスタQ10，Q11からなる出力インバータ部
で構成されている。トランジスタQ1，Q3，Q5，
Q7，Q10はＰチヤネルトランジスタをトランジス
タQ2，Q4，Q6，Q8，Q9，Q11はＮチヤネルトラ
ンジスタを示す。オシレータ周期はトランジスタ
Q1〜Q6の電流能力及び容量C3，C4の容量値のプ
ロセス的ばらつき又タイマ分周回路はトランジス
タQ7〜Q9のしきい値電圧及び容量C1，C2のプロ
セス的ばらつきによりそれぞれ変動する。この結
果タイマ周期が一番長くなる場合でもタイマ周期
はメモリセルのリフレツシユ周期よりも短かくす
る必要があり、通常の場合タイマ周期が必要以上
に短かくなり消費電力が大きくなる欠点があつ
た。
本発明の一実施例を第２図に示す。トランジス
タQ12，Q13からなるバツフア部とトランジスタ
Q7〜Q9及び容量C1，C2からなるチヤージポンプ
部とトランジスタQ10，Q11からなる出力インバ
ータ部で構成されている。トランジスタQ7，
Q10，Q12はＰチヤネルトランジスタ、トランジ
スタQ8，Q9，Q11，Q13はＮチヤネルトランジス
タを示す。バツフア部は外部クロツク（たとえば
WE）で駆動され、第１図の場合に比べて、オシ
レータ周期のプロセス的変動分だけ少なくなつて
いる。他の実施例を第３図に示す。タイマ回路は
Ｎビツトカウンタで構成されており、入力は外部
クロツクに接続されている。この場合タイマ周期
は外部クロツクの周期のＮ倍であり、プロセス的
変動に影響されない。他の実施例を第４図に示
す。トランジスタQ10，Q11からなる出力インバ
ータ部だけで構成されており、タイマ周期は外部
クロツクの周期と同じであり、前記実施例と同様
プロセス的変動に影響されない。
タQ12，Q13からなるバツフア部とトランジスタ
Q7〜Q9及び容量C1，C2からなるチヤージポンプ
部とトランジスタQ10，Q11からなる出力インバ
ータ部で構成されている。トランジスタQ7，
Q10，Q12はＰチヤネルトランジスタ、トランジ
スタQ8，Q9，Q11，Q13はＮチヤネルトランジス
タを示す。バツフア部は外部クロツク（たとえば
WE）で駆動され、第１図の場合に比べて、オシ
レータ周期のプロセス的変動分だけ少なくなつて
いる。他の実施例を第３図に示す。タイマ回路は
Ｎビツトカウンタで構成されており、入力は外部
クロツクに接続されている。この場合タイマ周期
は外部クロツクの周期のＮ倍であり、プロセス的
変動に影響されない。他の実施例を第４図に示
す。トランジスタQ10，Q11からなる出力インバ
ータ部だけで構成されており、タイマ周期は外部
クロツクの周期と同じであり、前記実施例と同様
プロセス的変動に影響されない。
以上本発明ではタイマ周期はプロセス的変動に
影響されない又は少ししか影響されない。そのた
め、タイマ周期を常にメモリセルのリフレツシユ
周期に近いところに設定することができ、消費電
力を少なくすることが可能である。
影響されない又は少ししか影響されない。そのた
め、タイマ周期を常にメモリセルのリフレツシユ
周期に近いところに設定することができ、消費電
力を少なくすることが可能である。
以上CMOS回路の場合について説明したが、
Ｎチヤネル又はＰチヤネルトランジスタだけで構
成することも可能である。
Ｎチヤネル又はＰチヤネルトランジスタだけで構
成することも可能である。
第１図はタイマ回路の従来例を示す図、第２
図、第３図、第４図はそれぞれ本発明によるタイ
マ回路の実施例を示す図である。 Q1，Q3，Q5，Q7，Q10，Q12……Ｐチヤネルト
ランジスタ、Q2，Q4，Q6，Q8，Q9，Q11，Q13…
…Ｎチヤネルトランジスタ、C1，C2，C3，C4…
…容量、１……Ｎビツトカウンタ、P……内部
クロツク信号、WE……外部クロツク思号、φ1…
…タイマ出力信号。
図、第３図、第４図はそれぞれ本発明によるタイ
マ回路の実施例を示す図である。 Q1，Q3，Q5，Q7，Q10，Q12……Ｐチヤネルト
ランジスタ、Q2，Q4，Q6，Q8，Q9，Q11，Q13…
…Ｎチヤネルトランジスタ、C1，C2，C3，C4…
…容量、１……Ｎビツトカウンタ、P……内部
クロツク信号、WE……外部クロツク思号、φ1…
…タイマ出力信号。
Claims (1)
- １ タイマ回路、内部アドレスカウンタ及び内部
リフレツシユコントロールクロツク発生回路を内
蔵した擬似スタテイツクメモリにおいて、前記タ
イマ回路を、外部クロツクを入力とする分周回路
もしくは、インバータ回路で構成し、タイマ周期
を前記外部クロツクの周期に比例させて決定する
ようにしたことを特徴とする擬似スタテイツクメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169774A JPS6061993A (ja) | 1983-09-14 | 1983-09-14 | 擬似スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169774A JPS6061993A (ja) | 1983-09-14 | 1983-09-14 | 擬似スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061993A JPS6061993A (ja) | 1985-04-09 |
| JPH0312394B2 true JPH0312394B2 (ja) | 1991-02-20 |
Family
ID=15892610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169774A Granted JPS6061993A (ja) | 1983-09-14 | 1983-09-14 | 擬似スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061993A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253293A (ja) * | 1988-08-17 | 1990-02-22 | Sharp Corp | ダイナミックメモリ |
| JP2661326B2 (ja) * | 1990-05-14 | 1997-10-08 | 日本電気株式会社 | エラスティックストア回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853085A (ja) * | 1981-09-22 | 1983-03-29 | Nec Corp | 擬似スタテイツク半導体メモリ |
-
1983
- 1983-09-14 JP JP58169774A patent/JPS6061993A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6061993A (ja) | 1985-04-09 |
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