JPH0312481B2 - - Google Patents
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- Publication number
- JPH0312481B2 JPH0312481B2 JP20768481A JP20768481A JPH0312481B2 JP H0312481 B2 JPH0312481 B2 JP H0312481B2 JP 20768481 A JP20768481 A JP 20768481A JP 20768481 A JP20768481 A JP 20768481A JP H0312481 B2 JPH0312481 B2 JP H0312481B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- operational amplifier
- flexible wiring
- output
- ground line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はカメラの演算回路、特に回路の配線に
フレキシブル基板等の箔を用いたカメラの演算回
路に関するものである。
フレキシブル基板等の箔を用いたカメラの演算回
路に関するものである。
カメラの演算回路は一眼レフカメラ等の場合ス
ペース的な問題からペンタプリズム部等に配設す
ることが要求され第１図の如くフレキシブル基板
に配線して、配置部の型状に合わせて自由に配線
することが出来る様構成されている。
ペース的な問題からペンタプリズム部等に配設す
ることが要求され第１図の如くフレキシブル基板
に配線して、配置部の型状に合わせて自由に配線
することが出来る様構成されている。
しかしながら、回路の配線にフレキシブル基板
を用いた場合、通常フレキシブル基板は銅箔を使
用しており、その銅箔の厚みが薄く、かつ配線幅
も小さなため配線間で若干の抵抗を有し、該抵抗
に生ずる電圧の影響により演算誤差が生ずる欠点
があつた。
を用いた場合、通常フレキシブル基板は銅箔を使
用しており、その銅箔の厚みが薄く、かつ配線幅
も小さなため配線間で若干の抵抗を有し、該抵抗
に生ずる電圧の影響により演算誤差が生ずる欠点
があつた。
第１図は従来のフレキシブル基板に配線される
カメラの演算回路例を示すもので、１は電源、２
はスイツチであり、シヤツターボタン第１ストロ
ークに連動してオンする。３は定電圧源でありそ
の電圧をｅとする。４，５は抵抗、６は演算増幅
器（以下OPアンプと称する）、１１，１２は抵
抗、１３はOPアンプ、１４，１６は抵抗、１７
はOPアンプ、１８はフレキシブル基板の配線に
よつてアースラインに生じる上述の配線間に生じ
る抵抗である。１９はフレキシブル基板の配線に
よつて電源ラインに生じる上述の抵抗である。尚
１０はフレキシブル基板内に実装されるものを示
す。
カメラの演算回路例を示すもので、１は電源、２
はスイツチであり、シヤツターボタン第１ストロ
ークに連動してオンする。３は定電圧源でありそ
の電圧をｅとする。４，５は抵抗、６は演算増幅
器（以下OPアンプと称する）、１１，１２は抵
抗、１３はOPアンプ、１４，１６は抵抗、１７
はOPアンプ、１８はフレキシブル基板の配線に
よつてアースラインに生じる上述の配線間に生じ
る抵抗である。１９はフレキシブル基板の配線に
よつて電源ラインに生じる上述の抵抗である。尚
１０はフレキシブル基板内に実装されるものを示
す。
上述の如く構成された従来の回路において、シ
ヤツターボタンの第１ストロークを押圧するとス
イツチ２がオンし電源１からの電圧が所用の各部
に供給される。今抵抗４，５の抵抗比をG1とす
るとOPアンプ６の出力V1はV1＝G1eとなる。ま
たフレキシブル基板の配線によつて生じる抵抗１
８にOPアンプ１３，１７の消費電流が流れるこ
とにより生ずる抵抗１８の両端の電圧をe0とし抵
抗１１と１２の抵抗比をG2とするとOPアンプ１
３の出力V2は V2＝e0＋（V1−e0）G2 となる。さらに抵抗１４，１６の抵抗比をG3と
するとOPアンプ１７の出力V3は V3＝e0＋（V2−e0）G3 ＝e0＋（G1e−e0）G2G3 ＝（G1G2G3）ｅ＋e0（１−G2G3） となる。フレキシブル基板に抵抗１８が存在しな
ければ、 V3＝（G1G2G3）ｅ となるものであるため e0（１−G2G3） に相当する誤差が生ずることとなる。また抵抗１
９はOPアンプが全て対アース増幅であるため、
出力振幅等に影響を与えるだけで、演算には無関
係である。
ヤツターボタンの第１ストロークを押圧するとス
イツチ２がオンし電源１からの電圧が所用の各部
に供給される。今抵抗４，５の抵抗比をG1とす
るとOPアンプ６の出力V1はV1＝G1eとなる。ま
たフレキシブル基板の配線によつて生じる抵抗１
８にOPアンプ１３，１７の消費電流が流れるこ
とにより生ずる抵抗１８の両端の電圧をe0とし抵
抗１１と１２の抵抗比をG2とするとOPアンプ１
３の出力V2は V2＝e0＋（V1−e0）G2 となる。さらに抵抗１４，１６の抵抗比をG3と
するとOPアンプ１７の出力V3は V3＝e0＋（V2−e0）G3 ＝e0＋（G1e−e0）G2G3 ＝（G1G2G3）ｅ＋e0（１−G2G3） となる。フレキシブル基板に抵抗１８が存在しな
ければ、 V3＝（G1G2G3）ｅ となるものであるため e0（１−G2G3） に相当する誤差が生ずることとなる。また抵抗１
９はOPアンプが全て対アース増幅であるため、
出力振幅等に影響を与えるだけで、演算には無関
係である。
本発明は上述の欠点を解消せんとするものであ
り、フレキシブル基板外に上記誤差電圧を補正す
るための出力電圧を供給する増巾回路を設け、該
増巾回路出力をフレキシブル基板に配線された演
算回路に入力することにより上記誤差電圧を取り
除き常時正確な演算出力を得られる様になしたカ
メラの演算回路を提供するものである。
り、フレキシブル基板外に上記誤差電圧を補正す
るための出力電圧を供給する増巾回路を設け、該
増巾回路出力をフレキシブル基板に配線された演
算回路に入力することにより上記誤差電圧を取り
除き常時正確な演算出力を得られる様になしたカ
メラの演算回路を提供するものである。
次いで本発明に係るフレキシブル基板用演算回
路について説明する。第２図は本発明の一実施例
を示す回路図で、第１図と同素子、同動作のもの
は同一番号を用いている。
路について説明する。第２図は本発明の一実施例
を示す回路図で、第１図と同素子、同動作のもの
は同一番号を用いている。
第２図において、９はOPアンプ、７はOPアン
プ９の反転入力端に接続された抵抗、８はOPア
ンプ９の帰還路に接続された抵抗、１５はOPア
ンプ９の出力とOPアンプ１７の反転入力端間に
接続された抵抗である。該OPアンプ及び抵抗を
設けることで上述の誤差電圧を補正している。上
記抵抗７，８の抵抗比はG0、抵抗１５，１６の
抵抗比はG4に設定されていると共にG0G4＝G2G3
−１（G2は上述の如く抵抗１１，１２の抵抗比、
G3は上述の如く抵抗１４，１６の抵抗比）とな
る様、各抵抗７，８，１５，１６，１１，１２，
１４の抵抗値が決定されている。
プ９の反転入力端に接続された抵抗、８はOPア
ンプ９の帰還路に接続された抵抗、１５はOPア
ンプ９の出力とOPアンプ１７の反転入力端間に
接続された抵抗である。該OPアンプ及び抵抗を
設けることで上述の誤差電圧を補正している。上
記抵抗７，８の抵抗比はG0、抵抗１５，１６の
抵抗比はG4に設定されていると共にG0G4＝G2G3
−１（G2は上述の如く抵抗１１，１２の抵抗比、
G3は上述の如く抵抗１４，１６の抵抗比）とな
る様、各抵抗７，８，１５，１６，１１，１２，
１４の抵抗値が決定されている。
該第２図において、シヤツターボタンの第１ス
トロークを押圧するとスイツチ２がオンとなり、
電源１が所用の各部供給される。OPアンプ６の
出力V1は第１図と同様に V1＝G1e である。また同様にOPアンプ１３の出力V2は V2＝e0＋（V1−e0）G2 である。
トロークを押圧するとスイツチ２がオンとなり、
電源１が所用の各部供給される。OPアンプ６の
出力V1は第１図と同様に V1＝G1e である。また同様にOPアンプ１３の出力V2は V2＝e0＋（V1−e0）G2 である。
OPアンプ９の出力V4はOPアンプ９の非反転
入力端子がOPアンプ１３，１７の非反転入力端
子と接続されているため V4＝（１＋G0）e0 となり、その電圧が抵抗１５，１６、OPアンプ
１７により演算される。またOPアンプ１７では
OPアンプ１３の出力も抵抗１４，１６にて演算
されるためその出力V3は V3＝e0＋（V2−e0）G3＋（V4−e0）G4 ＝e0＋（G1e−e0）G2G3＋G0G4e0 ＝（G1G2G3）ｅ＋e0（１−G2G3＋G0G4） となる、従つて、上述の如くG0G4＝G2G3−１と
なる様各抵抗７，８，１５，１６，１１，１２，
１４の抵抗値が決定されているので １−G2G3＋G0G4 の項が零となりV3＝G1G2G3eとなる。よつて抵
抗１８により生ずる誤差が補正され、正確な演算
結果が得られることとなる。
入力端子がOPアンプ１３，１７の非反転入力端
子と接続されているため V4＝（１＋G0）e0 となり、その電圧が抵抗１５，１６、OPアンプ
１７により演算される。またOPアンプ１７では
OPアンプ１３の出力も抵抗１４，１６にて演算
されるためその出力V3は V3＝e0＋（V2−e0）G3＋（V4−e0）G4 ＝e0＋（G1e−e0）G2G3＋G0G4e0 ＝（G1G2G3）ｅ＋e0（１−G2G3＋G0G4） となる、従つて、上述の如くG0G4＝G2G3−１と
なる様各抵抗７，８，１５，１６，１１，１２，
１４の抵抗値が決定されているので １−G2G3＋G0G4 の項が零となりV3＝G1G2G3eとなる。よつて抵
抗１８により生ずる誤差が補正され、正確な演算
結果が得られることとなる。
以上の如く、本発明はフレキシブル基板外に増
巾回路を設け、該回路の出力を演算回路に入力す
ることによつてフレキシブル基板に配線されるこ
とにより生ずる抵抗に起因する演算誤差を補償し
たものであるため、フレキシブル基板に配線され
るカメラの演算回路において多大な効果を戻すも
のである。
巾回路を設け、該回路の出力を演算回路に入力す
ることによつてフレキシブル基板に配線されるこ
とにより生ずる抵抗に起因する演算誤差を補償し
たものであるため、フレキシブル基板に配線され
るカメラの演算回路において多大な効果を戻すも
のである。
第１図は従来のフレキシブル基板に配線された
演算回路例を示す回路図、第２図は本発明に係る
演算回路の一実施例を示す回路図である。 ９……演算増巾器、７，８，１５……抵抗。
演算回路例を示す回路図、第２図は本発明に係る
演算回路の一実施例を示す回路図である。 ９……演算増巾器、７，８，１５……抵抗。
Claims (1)
- １ フレキシブル配線基板外に設けられる信号形
成回路からの出力電圧をフレキシブル配線基板内
に設けられる第１の演算増巾器の一方の入力端に
伝え演算処理を行なうとともに、前記信号形成回
路に対してフレキシブル配線基板外に設けられる
電源ライン及びアースラインを介して給電し前記
第１の演算増巾器に対して前記電源ライン及びア
ースラインから延長されフレキシブル配線基板内
に設けられる電源ライン及びアースラインを介し
て給電するフレキシブル配線基板用演算回路にお
いて、一方の入力端を前記フレキシブル配線基板
外のアースラインと接続し他方の入力端を前記フ
レキシブル配線基板内のアースラインの前記第１
の演算増巾器側に接続する第２の演算増巾器を設
け、該第２の演算増巾器の出力を前記第１の演算
増巾器の前記一方の入力端に入力し、前記第２の
演算増巾器の出力を前記フレキシブル配線基板内
のアースラインによつて生じる抵抗に発生する電
位差に相応した値となし、該抵抗に発生する電位
差による演算出力の誤差を補正したことを特徴と
するフレキシブル配線基板用演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20768481A JPS58107704A (ja) | 1981-12-21 | 1981-12-21 | フレキシブル配線基板用演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20768481A JPS58107704A (ja) | 1981-12-21 | 1981-12-21 | フレキシブル配線基板用演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107704A JPS58107704A (ja) | 1983-06-27 |
| JPH0312481B2 true JPH0312481B2 (ja) | 1991-02-20 |
Family
ID=16543857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20768481A Granted JPS58107704A (ja) | 1981-12-21 | 1981-12-21 | フレキシブル配線基板用演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107704A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112021002027T5 (de) | 2020-03-30 | 2023-01-12 | Ube Material Industries, Ltd. | Polypropylenharzzusammensetzung, Verfahren zum Herstellen einer Polypropylenharzzusammensetzung und Formkörper |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084206B2 (ja) * | 1986-07-18 | 1996-01-17 | 株式会社日立製作所 | 増幅器回路 |
-
1981
- 1981-12-21 JP JP20768481A patent/JPS58107704A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112021002027T5 (de) | 2020-03-30 | 2023-01-12 | Ube Material Industries, Ltd. | Polypropylenharzzusammensetzung, Verfahren zum Herstellen einer Polypropylenharzzusammensetzung und Formkörper |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107704A (ja) | 1983-06-27 |
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