JPH039534U - - Google Patents

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JPH039534U
JPH039534U JP6884689U JP6884689U JPH039534U JP H039534 U JPH039534 U JP H039534U JP 6884689 U JP6884689 U JP 6884689U JP 6884689 U JP6884689 U JP 6884689U JP H039534 U JPH039534 U JP H039534U
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JP
Japan
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delay
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delay circuit
gate
circuit
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JP6884689U
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【図面の簡単な説明】
第１図はこの考案の実施例を示すブロツク図、
第２図は第１図の動作例を示すタイムチヤート、
第３図はこの考案の他の実施例の初段部分を示す
ブロツク図、第４図は従来の遅延発生回路を示す
ブロツク図である。

Claims (1)

  1. 【実用新案登録請求の範囲】 データが一端に入力され、複数のＤ形フリツプ
    フロツプの縦続接続よりなり、クロツクにより上
    記データが順次シフトされるシフトレジスタ方式
    の第１遅延回路と 微少遅延選択指令が一端に入力され、複数のＤ
    形フリツプフロツプの縦続接続よりなり、上記ク
    ロツクにより上記微少遅延選択指令が順次シフト
    されるシフトレジスタ方式の第２遅延回路と、 上記第１遅延回路及び上記第２遅延回路の同一
    シフト段の各出力が供給され、その第２遅延回路
    の出力によりその第１遅延回路の出力の通過が禁
    止される第１ゲートと、上記第２遅延回路の出力
    により上記第１遅延回路の出力の通過が許される
    第２ゲートと、その第２ゲートの出力を上記クロ
    ツクの１周期よりも小い所定値だけ遅延すると遅
    延素子と、その遅延素子の出力と上記第１ゲート
    の出力とが供給されるオアゲートととよりなる微
    少遅延部と、 を具備する遅延発生回路。
JP6884689U 1989-06-12 1989-06-12 Pending JPH039534U (ja)

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JP6884689U JPH039534U (ja) 1989-06-12 1989-06-12

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JPH039534U true JPH039534U (ja) 1991-01-29

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ID=31603634

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JP6884689U Pending JPH039534U (ja) 1989-06-12 1989-06-12

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