JPH04329444A - 情報処理装置のエラー訂正検出方式 - Google Patents
情報処理装置のエラー訂正検出方式Info
- Publication number
- JPH04329444A JPH04329444A JP3126802A JP12680291A JPH04329444A JP H04329444 A JPH04329444 A JP H04329444A JP 3126802 A JP3126802 A JP 3126802A JP 12680291 A JP12680291 A JP 12680291A JP H04329444 A JPH04329444 A JP H04329444A
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- JP
- Japan
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- circuit
- data
- storage device
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 21
- 230000010365 information processing Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 3
- 230000008439 repair process Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、記憶装置と上位装置とを有する情報処理装置のエ
ラー訂正検出方式に関する。
特に、記憶装置と上位装置とを有する情報処理装置のエ
ラー訂正検出方式に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置のエラー訂
正検出方式は、図２に示すように、チェックビット生成
回路２２−３およびエラー訂正検出回路２２−４を記憶
装置２２内に収容し、また、上位装置２１と記憶装置２
２との間を転送する書込み読出しデータのパリティチェ
ックを行なうためのパリティ生成回路２１−２，２２−
５とパリティチェック回路２１−４，２２−２とを有し
ている。
正検出方式は、図２に示すように、チェックビット生成
回路２２−３およびエラー訂正検出回路２２−４を記憶
装置２２内に収容し、また、上位装置２１と記憶装置２
２との間を転送する書込み読出しデータのパリティチェ
ックを行なうためのパリティ生成回路２１−２，２２−
５とパリティチェック回路２１−４，２２−２とを有し
ている。
【０００３】次に、動作について説明する。書込み時は
、上位装置２１内の書込みデータ出力回路２１−１から
出力された書込みデータに、パリティ生成回路２１−２
で生成したパリティを付加して記憶装置２２に転送し、
記憶制御部２２−１内のパリティチェック回路２２−２
でパリティチェックを行なうとともに、チェックビット
生成回路２２−３でチェックビットを生成して記憶部２
２−６にデータおよびチェックビットを書込む。
、上位装置２１内の書込みデータ出力回路２１−１から
出力された書込みデータに、パリティ生成回路２１−２
で生成したパリティを付加して記憶装置２２に転送し、
記憶制御部２２−１内のパリティチェック回路２２−２
でパリティチェックを行なうとともに、チェックビット
生成回路２２−３でチェックビットを生成して記憶部２
２−６にデータおよびチェックビットを書込む。
【０００４】読出し時は、記憶部２２−６から読出され
たデータおよびチェックビットから記憶制御部内のエラ
ー訂正検出回路２２−４で読出しデータのエラー訂正ま
たは検出を行ない、訂正後の読出しデータにパリティ生
成回路２２−５で生成したパリティを付加して上位装置
２１へ送出し、読出しデータ入力回路２１−３に入力す
るとともに、パリティチェック回路２１−４でパリティ
チェックを行なう。
たデータおよびチェックビットから記憶制御部内のエラ
ー訂正検出回路２２−４で読出しデータのエラー訂正ま
たは検出を行ない、訂正後の読出しデータにパリティ生
成回路２２−５で生成したパリティを付加して上位装置
２１へ送出し、読出しデータ入力回路２１−３に入力す
るとともに、パリティチェック回路２１−４でパリティ
チェックを行なう。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来のエラー訂正検出方式では、上位装置２１と記憶装置
２２との間の転送はパリティチェックを行なっているだ
けであり、この間で１ブロックエラーが発生した場合、
データの訂正は行なわれず、リトライ後に再発生すると
システムダウンしてしまうという問題点があった。
来のエラー訂正検出方式では、上位装置２１と記憶装置
２２との間の転送はパリティチェックを行なっているだ
けであり、この間で１ブロックエラーが発生した場合、
データの訂正は行なわれず、リトライ後に再発生すると
システムダウンしてしまうという問題点があった。
【０００６】本発明は、上記の問題点にかんがみてなさ
れたもので、上位装置と記憶装置との間の転送において
発生した１ブロックエラーの訂正を可能にした情報処理
装置のエラー訂正検出方式の提供を目的とする。
れたもので、上位装置と記憶装置との間の転送において
発生した１ブロックエラーの訂正を可能にした情報処理
装置のエラー訂正検出方式の提供を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明の情報処理装置のエラー訂正検出方式は、記憶装
置と、該記憶装置にデータの読み書きを行なう上位装置
とを有する情報処理装置において、上位装置は、記憶装
置に書き込むデータを出力する書込みデータ出力回路と
、該書込みデータ出力回路からの書込みデータからチェ
ックビットを生成して該書込みデータに付加するチェッ
クビット生成回路と、記憶装置から読み出してきた読出
しデータを入力する読出しデータ入力回路と、該読出し
データ入力回路が入力する読出しデータおよびチェック
ビットをチェックしてエラーの訂正もしくは検出を行な
うエラー訂正検出回路とを備えた構成としてある。
本発明の情報処理装置のエラー訂正検出方式は、記憶装
置と、該記憶装置にデータの読み書きを行なう上位装置
とを有する情報処理装置において、上位装置は、記憶装
置に書き込むデータを出力する書込みデータ出力回路と
、該書込みデータ出力回路からの書込みデータからチェ
ックビットを生成して該書込みデータに付加するチェッ
クビット生成回路と、記憶装置から読み出してきた読出
しデータを入力する読出しデータ入力回路と、該読出し
データ入力回路が入力する読出しデータおよびチェック
ビットをチェックしてエラーの訂正もしくは検出を行な
うエラー訂正検出回路とを備えた構成としてある。
【０００８】
【作用】上記構成からなる情報処理装置のエラー訂正検
出方式によれば、上位装置内に書込みデータに付加する
チェックビットを生成するチェックビット生成回路と読
出しデータのエラー訂正または検出を行なうエラー訂正
検出回路とを収納したので、上位装置と記憶装置との間
の転送において発生した１ブロックエラーが訂正可能に
なる。
出方式によれば、上位装置内に書込みデータに付加する
チェックビットを生成するチェックビット生成回路と読
出しデータのエラー訂正または検出を行なうエラー訂正
検出回路とを収納したので、上位装置と記憶装置との間
の転送において発生した１ブロックエラーが訂正可能に
なる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例に係る情報処理装
置を示すブロック図である。
て説明する。図１は本発明の一実施例に係る情報処理装
置を示すブロック図である。
【００１０】図中１１は記憶装置１２にデータの書込み
および読出しを行なう上位装置で、１１−１は記憶装置
１２に書込むデータを出力する書込みデータ出力回路、
１１−２は書込みデータからチェックビットを生成して
書込みデータに付加し記憶装置１２に送出するチェック
ビット生成回路、１１−３は記憶装置１２から読出して
きたデータを入力する読出しデータ入力回路、１１−４
は記憶装置１２から読出してきたデータおよびチェック
ビットをチェックしエラーの訂正または検出を行なうエ
ラー訂正検出回路である。
および読出しを行なう上位装置で、１１−１は記憶装置
１２に書込むデータを出力する書込みデータ出力回路、
１１−２は書込みデータからチェックビットを生成して
書込みデータに付加し記憶装置１２に送出するチェック
ビット生成回路、１１−３は記憶装置１２から読出して
きたデータを入力する読出しデータ入力回路、１１−４
は記憶装置１２から読出してきたデータおよびチェック
ビットをチェックしエラーの訂正または検出を行なうエ
ラー訂正検出回路である。
【００１１】１２は上位装置１１から書込みおよび読出
しされるデータを記憶する記憶装置で、１２−１は記憶
部１２−２の所定のアドレスにアクセスしてデータの書
込みまたは読出しを行なう記憶制御部、１２−２は記憶
制御部１２−１から書込み、読出しされるデータを所定
のアドレスに記憶保持する記憶部である。
しされるデータを記憶する記憶装置で、１２−１は記憶
部１２−２の所定のアドレスにアクセスしてデータの書
込みまたは読出しを行なう記憶制御部、１２−２は記憶
制御部１２−１から書込み、読出しされるデータを所定
のアドレスに記憶保持する記憶部である。
【００１２】したがって、本実施例においては、書込み
時は上位装置１１内の書込みデータ出力回路１１−１か
ら出力された書込みデータに上位装置１１内のチェック
ビット生成回路１１−２で生成したチェックビットを付
加して記憶装置１２に転送し、記憶制御部１２−１にお
いて生成される制御信号にしたがって記憶部１２−２の
所定のアドレスにデータおよびチェックビットを書込む
。
時は上位装置１１内の書込みデータ出力回路１１−１か
ら出力された書込みデータに上位装置１１内のチェック
ビット生成回路１１−２で生成したチェックビットを付
加して記憶装置１２に転送し、記憶制御部１２−１にお
いて生成される制御信号にしたがって記憶部１２−２の
所定のアドレスにデータおよびチェックビットを書込む
。
【００１３】上位装置１１および記憶装置１２には、そ
れぞれパリティ生成回路，パリティチェック回路は用意
せず、上位装置１１と記憶装置１２との間のデータおよ
びチェックビット転送においてパリティの生成，チェッ
クは行なわない。
れぞれパリティ生成回路，パリティチェック回路は用意
せず、上位装置１１と記憶装置１２との間のデータおよ
びチェックビット転送においてパリティの生成，チェッ
クは行なわない。
【００１４】一方、読出し時は、記憶部１２−２から読
出されたデータおよびチェックビットを、記憶制御部１
２−１において生成される制御信号にしたがって上位装
置１１に転送し、上位装置１１内のエラー訂正検出回路
１１−４で読出しデータおよびチェックビットをチェッ
クしエラーの訂正または検出を行なって読出しデータ入
力回路１１ー３に入力する。
出されたデータおよびチェックビットを、記憶制御部１
２−１において生成される制御信号にしたがって上位装
置１１に転送し、上位装置１１内のエラー訂正検出回路
１１−４で読出しデータおよびチェックビットをチェッ
クしエラーの訂正または検出を行なって読出しデータ入
力回路１１ー３に入力する。
【００１５】書込み時と同様に、記憶装置１２，上位装
置１１にはそれぞれパリティ生成回路，パリティチェッ
ク回路は用意せず、記憶装置１２と上位装置１１との間
のデータおよびチェックビット転送において、パリティ
の生成，チェックは行なわない。
置１１にはそれぞれパリティ生成回路，パリティチェッ
ク回路は用意せず、記憶装置１２と上位装置１１との間
のデータおよびチェックビット転送において、パリティ
の生成，チェックは行なわない。
【００１６】
【発明の効果】以上説明したように、本発明の情報処理
装置のエラー訂正検出方式によれば、チェックビット生
成回路およびエラー訂正検出回路を上位装置内に収容し
たので、上位装置と記憶装置との間の転送において発生
した１ブロックエラーの訂正が可能となり、たとえ固定
障害であってもシステムをダウンさせることなく、修理
実施までデータを訂正しながら動作させることができる
。
装置のエラー訂正検出方式によれば、チェックビット生
成回路およびエラー訂正検出回路を上位装置内に収容し
たので、上位装置と記憶装置との間の転送において発生
した１ブロックエラーの訂正が可能となり、たとえ固定
障害であってもシステムをダウンさせることなく、修理
実施までデータを訂正しながら動作させることができる
。
【００１７】しかも、上位装置と記憶装置との間を転送
する書込み読出しデータのパリティチェックを行なうた
めのパリティ生成回路およびパリティチェック回路を削
除したので、全体のハードウェア量を削減することがで
きる。
する書込み読出しデータのパリティチェックを行なうた
めのパリティ生成回路およびパリティチェック回路を削
除したので、全体のハードウェア量を削減することがで
きる。
【図１】本発明の一実施例に係る情報処理装置のエラー
訂正検出方式を示すブロック図である。
訂正検出方式を示すブロック図である。
【図２】従来の情報処理装置のエラー訂正検出方式を示
すブロック図である。
すブロック図である。
１１ 上位装置
１１−１ 書込みデータ出力回路
１１−２ チェックビット生成回路
１１−３ 読出しデータ入力回路
１１−４ エラー訂正検出回路
１２ 記憶装置
１２−１ 記憶制御部
１２−２ 記憶部
２１ 上位装置
２１−１ 書込みデータ出力回路
２１−２ パリティ生成回路
２１−３ 読出しデータ入力回路
２１−４ パリティチェック回路
２２ 記憶装置
２２−１ 記憶制御部
２２−２ パリティチェック回路
２２−３ チェックビット生成回路
２２−４ エラー訂正検出回路
２２−５ パリティ生成回路
２２−６ 記憶部
Claims (1)
- 【請求項１】 記憶装置と、該記憶装置にデータの読
み書きを行なう上位装置とを有する情報処理装置におい
て、上位装置は、記憶装置に書き込むデータを出力する
書込みデータ出力回路と、該書込みデータ出力回路から
の書込みデータからチェックビットを生成して該書込み
データに付加するチェックビット生成回路と、記憶装置
から読み出してきた読出しデータを入力する読出しデー
タ入力回路と、該読出しデータ入力回路が入力する読出
しデータおよびチェックビットをチェックしてエラーの
訂正もしくは検出を行なうエラー訂正検出回路とを備え
たことを特徴とする情報処理装置のエラー訂正検出方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126802A JPH04329444A (ja) | 1991-04-30 | 1991-04-30 | 情報処理装置のエラー訂正検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126802A JPH04329444A (ja) | 1991-04-30 | 1991-04-30 | 情報処理装置のエラー訂正検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329444A true JPH04329444A (ja) | 1992-11-18 |
Family
ID=14944325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126802A Pending JPH04329444A (ja) | 1991-04-30 | 1991-04-30 | 情報処理装置のエラー訂正検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04329444A (ja) |
-
1991
- 1991-04-30 JP JP3126802A patent/JPH04329444A/ja active Pending
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