JPH0312871A

JPH0312871A - Ｐｃｍ信号記録再生装置

Info

Publication number: JPH0312871A
Application number: JP14532189A
Authority: JP
Inventors: Masahiro Ito; 雅博伊藤; Hiroo Okamoto; 宏夫岡本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-06-09
Filing date: 1989-06-09
Publication date: 1991-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はｐｃｔ（パルスコード変ｉｉ１．ｉｌ　）　１
．Ｗ号記録再生装置に係り、特に畏蒔間記録丹生（ＬＰ
）モードを有する回転ヘッド形ＰＣＭレコーダに好適な
記録再生装置に関する。

〔従来の技術〕回転ヘッド形ＰＣＭレコーダとしてＤＡＴ（ディジタル
オーディオテープレコーダ）かあるが、ＤＡＴでは１３
ビツト＠線童子化ＰＣＭ信号の記録再生モードの他に、
標本化周波ｅ６２ＩｃＩｉ２．１２ビット折ＭＡ′！！
ｉｋ子化Ｐ　ＣＭ　イＭ号を用いた長時間Ｈ己録再生モ
ード（以下、ＬＰモードと呼ぶ）がある。これは標本化
周阪数と圧縮により伝送するサンプルテ−夕の酩ビット
数を半分に間引ぎ、テープ送り速度を半分とすることに
より磁気テープ上に記録されるトラックパターン、デー
タのｈ己録密度を変えることな（実質２倍の記録再生時
間馨得るものである。

従来の装置では、％υｉ昭６１−９６５７４　号公報に
記載のように、Ｐ　Ｃ，’　Ｍ　４１号の入出力部分に
データ変換回路を付加したり、また、ＤＡＴ懇談会「デ
ィジタルオーディオチーブレコーダシステム」１９８７
年６月（Ｔｈｅ　１）ＡＴ　Ｃｏｎｊｅｒｔｎｃｔ　’
ＤＩＧＩＴＡＬＡＵＤＩＯＴＡＰＥＲＥＣＯＲＤＥＲＳ
ＹＳＴＥＭ　’Ｊｕｎｅ　１９８７　）に記載のＬＰモ
ードインターリーブフォーマットに従う様なＲＡＭ（ラ
ンダムアクセスメモリ）のアドレス生成回路を設けて、
ＬＰモードを実現していた。

〔発明が解決しようとする課題〕

上記従来技術はＬＰモードを実現するためのデータ変換
回路が記録および再生データの入力部と出力部のそれぞ
れに対して必要となり、１路および動作タイミング等が
複雑になっている。このため、従来の標準モード専用に
収態された毎号処理回路（ＬＳＩ）にＬＰモード対応の
データ変換側１２５を付加してＬＰ愼龍を実現すること
は内線であった。また、ＬＰモードのインターリーブを
処理する回路について配慮がされておらす、ＬＰモード
と標準モードのインターリーブを夾机するＲＡＭアドレ
ス生抵回路が２檎嫡必要であり、回路規模が大ぎくかつ
複雑になっていた。しかも、それだけでな（、ＬＰモー
ドのインターリーブは異なるチャンネルデータの上位、
下位ビットを合わせて１個のサンプルデータな構成する
フォーマットであり、再生時に誤り訂正不能データが分
散し、従来の補間処理が正常に動作しないという問題が
あった。

本発明の目的は、標準モード専用に設計された９回号処
理回路に外付は可能なＬＰモード対応のデータ変換回路
と、標準・ＬＰモード共に同一の補間処理を可能とする
フラグ処理回路と、両モードのインターリ−１方式を兼
用できるＲＡＭのアドレス生成回路を提供することによ
り、容易にＬＰモードフォーマットに準拠した長時間記
録再生を実現することにある。

〔課題を解決するための手段〕

上ｉａ目的はデータ変換回路を１回号処理回路（ＬＳＩ
）とＲＡＭの間の入出力データバスに挿入すること、デ
ータ変換回路はサンプルデータの上位側の４ビツト、下
位側の４ビツトの置換および遅延による非時系列順序と
すること、毎号処理回路（ＬＳＩ）がＡＤ変俣（アナロ
グディジタル変換）用とＤＡ挺換（ディジタルアナログ
置換）用にＲＡ　Ｍに入出力Ｊ−るバスデータのアクセ
スタイミングをＬＰモード、標準モード共に同一とし、
ＡＤ。

ＤＡ変換処理のためのデータとしてＲＡＭがアクセスす
る回数を、２圓に１回間引きすること、訂正符号のエン
コード、テコード処理回数乞４回に２回間引ぎすること
、テープ走行、シリンタ“の回転数を標準モードの時の
半分とすること、再生時に異なるサンプルの系列で訂正
処理された同一サンプルに対する複数個のフラグ侶ｇを
比軟し、最も患いフラグ毎号ン選択または生成してその
サンプルデータに対応にした１個の７ラグ信号として出
力することにより達成される。

〔作用〕

データ変換回路は標準モード動作時、データが変換され
ることなく通過するだけである。またＬＰモード時は、
テープ送り速度、シリンダ回転数、および記録再主周波
数が標準モードの半分となり、ディジタル信号処理回路
（ＬＳＩ）のパスの入出力データのタイミングはＬＰモ
ード時も標準モードと同一（５８４０サンプル７１回転
）であり、データ変換回路によりＬＰモードのインター
リーブに対応する所定のデータ変換を行ない、ＲＡＭの
アクセスは２回に１回（２８８０サンプル７１回転）と
すると共にＬＰモードのインターリーブ用ＲＡＭアドレ
ス生成回路は前記ＲＡＭアクセスに対応して製作する様
に制御され、フラグ処理回路は再生時のＬＰインターリ
ーブおよびデータ変換により分散された補間７ラグが悪
い方のフラグを選択して標準モードと同一のタイミング
でディジタル毎号処理回路に入力される。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図において、１は記録再生を制御するディジタル信
号処理回路、２はＬＰモードに対応するデータ変換回路
、５はＲＡＭ、４はＡＤ／Ｒ候回路、５はＤＡ変換回路
、６は波形等化およびデータストローブ回路、７はテー
プ走行やシリンダ回転を第１するサーボ回路、７１はリ
ールモータドライバ７２はシリンダモータドライバ　７
５はキャプスタンモータドライハフ４はリールモータ、
１７５はシリンダモータ、７６はキャプスタンモータ、
８１は記録アンプ、８２は再生アンプ、８５は記録再生
切換スイッチ、９はシリンダ、　　９１　、９２は磁気
ヘッド９５はキャプスタン、９４はリール、９５は磁気
テープ、Ｌｌ、Ｒ１は左右チ丁ンネルオーディ第１ｇ号
入力端子、ＬＯ，ＲＯは左右チャンネルオーディオ出力
端子である。記録時の動作は入力端子ＬＩ。

Ｒ１より人力されたオーディオ信号がＡＤ変換回路４で
り、Ｒ２チャンネルのディジタルデータに変換し、ディ
ジタル信号処理回路１で訂正符号の生成、インターリー
ブ処理が施される。これらの処理はＲＡＭ３を用いて行
なわれるが、このときデータ変換回路２は標準モード時
はイΩ」らデータを変換することなく通過するだけの動
作であり、ＬＰモード時のみに１３ビラトデイジタルデ
ータの１２ビツト圧縮およびＬＰモードインターリーブ
に対応した非配列となるデータ出力に変換する。さらに
ディジタル信号処理回路１は、サブコード個−号を付加
するとともに、変調を施し、ＬＰ時は標準時の半分の伝
送レートで記録信号を出力し、記録アンプ８１を経て磁
気ヘッド９１　、９２によりテープ９５上にトラック単
位で記録する。テープｉｈおよびシリンダーの回転数は
記録時、再生時ともにＬＰ時は標準モードの半分となる
様、サーボ回路７で制御する。再生の動作はＬＰ時に標
準モードの一の伝送レートとなる再生信号を再生アンプ
８２を経て、データス）＝−−１回路６で波形整形を行
ないクロック再生とデータの抽出を行ない、ディジタル
信号処理回路１で儂−と誤り訂正およびデイン１２ターリーグ処理を施す。このとき、データ変換回路２は
標準モードでは何らデータ変換を行なうことなくデータ
なｍ過させる。また、データ変換回路２はＬＰ時のみに
ａｄ録時の逆変換、すなわち、ナインターリーブに対応
したデータ配列変換を行なって１２ビツトデータな形成
し、１３ビツトデータへ伸張処理を行なうとともに、訂
正処理の結果を示すフラグを時系列順序で出力する１３
ビツトのＰＣＭデータに対応する様に処理する。

さらに、ディジタルク６号処堆回路１で訂正不能データ
については処理されたフラグ信号に基づき、ｎｌ」値保
持あるいは平均値による補間処理を施し、ＤＡｇ換回路
５によりもとのＬ（左）、Ｒ（右）２チャンネルのオー
ディオ信号を出力する。

次に１本発明による装置の動作を第２図ないし第４図の
タイミング図により腕間する。

第２図は本発明による製置の標準モード動作タイミング
である。図中、（１）はンレームを醜態するためのフレ
ームφ信号（１フレームは２トラックの信号から成る）
、（２）はトラック毎の再生または記録信号、（５）は
誤り訂正用の符号生成のタイミングの信号であって、Ｄ
　Ａ　Ｔでは２重に符号化されたリードソロモン符号が
用いられる（以下Ｃ，，Ｃ２符号と呼ぶ）。また、（４
）はＡＤ変換されたデータをＲＡＭへ畳き込むタイミン
グを示す４ｇ号、（５）は再生データをＲＡＭＫ杏き込
むタイミングを示す信号、（６）はＣｌＩＣ２符号によ
る誤り訂正処理タイミングを示す信号、（７）はＲＡＭ
から誤り訂正されたデータを読み出し、ＤＡ変挾して出
力するタイミングを示す信号である。（８）はインター
リーブ用のＲＡＭアドレスを生成する回路のリセット信
号である。

第１図のシリンダー９の径を３０φとしたとき標準モー
ドでのシリンダー回転数は２０００回転／回転釦録再生
の伝送周波数は９．４０８Ｊｌｚであり、シリンダー１
回転の周期は５０ｍ５ｅｃ　　となり、第２図（１１が
シリンダ１回転の周期である。

シリンダーの回転はサーボ回路７により、回転。

位相ともフレームφ値号に同期し、帛２図（２）で示さ
れるタイミングで記録、再生信号を発生させる。図中、
Ａ、Ｂは第１図に示される磁気ヘッド９１　、９２によ
る臼己録、丹生データであり、磁気ヘッド９１は＋（プ
ラス）のアジマス角を有し、磁気ヘッド９２は−（マイ
ナス）のアジマス角な有している。再生されたＡ、Ｈの
信号は、（５）に示したタイミングでＲＡ　Ｍ　Ｉ／Ｃ
音込まれ、蓋ぎ込まれたＲＡＭデータから（６）のタイ
ミングでトラック単位の誤り訂正をイエない、（７）の
タイミングでデインターリーブのｊ１屓序でＲＡ　Ｍか
ら読み出したデータをＤＡｌ＆換しオーディオデータを
出力する。記録時は（りのタイミングで入力されたオー
ディオ信号をＡＤ変換し、インターリーブの１１μ序で
ＲＡＭへ弘ぎ込む。さらに、１．き込まれたＲ　Ａ　ｉ
υデデーからトラック単位でＣ，、Ｃ２符号の生成を（
６）でイエない、トラック単位でＡ’、Ｂ’のＰＣＭ侶
号を出力して記録する。ＤＡＴではインターリーブが２
トラック（１フレーム）光結であり、（８）で示したリ
セット信号でインターリーク、ゲインターリープ回路ｔ
セットする。ＲＡＭの容景はＡＤ、ＤＡ入出力用に１フ
レームデータ分および符号処理のために１フレームデー
タ分を偏え、ＲＡＭのバンク切換えによって使用する構
成である。

次に、第６図は本発明による装置のＬＰモード記録動作
タイミング図である。図中第２図と−」−名祢の信号は
四−動作を表わすタイミングイを号である。

ＬＰモードの記録時は（りに示す如（フレームφ信号の
倍周期（（ＳＯ７７Ｌεｅｃ　　）のタイミングでシリ
ンダーの位相９回転数を同期化し、（シリンダー回転数
１０００回転／分）テープ送り運度、記録データの伝送
周波数を、標準時の半分とする。また、ＬＰ時の１フレ
ームは６０虞ｅＣであり、（５）のタイミングにより標
本化周波？５．ｉ！□２のり、ＲチャンネルデータをＡ
Ｄ変換し、１３ビツト１サンプルデータな１２ビツトに
圧縮して、ＬＰ用のインターリーフ゛に従う様にＲＡＭ
へ曹き込む。このとぎＲＡＭへ曹き込むサンプル数は６
ｏｍｓ’ｇｃ　　間で、６Ｑｍｓｅｃ　Ｘ　５２ＫＨｚ
　Ｘ　２ｃｈ　Ｘ−！！−＝＝　２８８０　サンプルと
６なり標本化周波数４ＢＩＪｚ　標準時の１フレ一ム分（
５０ｍ５ｔｃ　Ｘ　４８ＫＢＺ　Ｘ　２ｃｈ　＝−２８
８０）と等しく、タイミングでは標本化周波数４８ｆｆ
Ｚ標準モードの２回に１回間引いたＲＡＭアクセスを行
なうことにより実玩する。なお、タイミングの詳細およ
びインターリーブの実現方法の詳細は後で説明する。

ＲＡＭＫ普き込まれたデータは（りのタイミング０〜６
４回のうちたとえばＡ、ｄ２回のタイミングを用いてト
ラック単位の’１　＃　Ｃｚ符号を生成、残るα、Ｃの
タイミングでは符号生成処理の停止あるいはＲＡＭの貴
き込み処理を停止する。符号化されたデータはディジタ
ル４８号処理回路１により標準時と同一の処理を施し、
半分の伝送レート（４，７０４ＭＨｚ　）でＡ’、Ｂ’
のタイミングで示した如く記録信号として出力する。

第４図は本発明による装置のＬＰモード時再生タイミン
グ図である。

第４図において、第２図２ｍ５図と同−信号名称は同一
動作を表わすタイミング信号である。

ＬＰモードの再生時は（りに示す如（フレームφ侶号の
倍周期（６０ｍ５ｅｃ　）のタイミングでシリンダーの
位相および回転数を同期化し、（１０００回転／分）テ
ープ送り速度を半分とすることにより、得られる再生信
号の伝送周仮数は標準時の半分（４，７０４１ＭＨｚ　
）となる。そこで、第１図のディジタル４８号処理回路
１は同期検出、復調回路（図示せず）等は４．７０４Ｍ
Ｈｚで動作する様に制御し、＊調したＡ、Ｈの再生デー
タは第４図（りで示す如（、実時間処理でＲＡＭに曹ぎ
込み、（５）に示したε〜ｈの４回の処理タイミングの
うち、たとえば、ｊ、ｈまたはｇ、ｙでＣ，、Ｃ，符号
による訂正動作を行な５゜さらに（６）のタイミングで
デインターリーブに従う順にデータをＲＡＭから絖み出
し、第１図のデータ変換回路２でデータを再配列に１２
ビツトデータを構成し、１３ビツトデータに伸張してＤ
Ａ変換する。

次に、本発明によるデータ変換回路を第５図により説明
する。

第５図において、ｘ−Ｙはデータパスであり、ＸはＲＡ
Ｍに接続される側、Ｙはディジタル信号処理回路に接続
される側である。また、２１は圧縮回路、２２は配列変
換回路、２５は配列逆変換回路、２４は伸張回路、２５
はフラグ処理回路、２６　、２７は出力制御バッファ、
２８はタイミング発生回路である。

出力制御バッファ２６　、２７は、標準モード時バス上
のデータが変換されることな（標準モードのＬＳＩ、Ｒ
ＡＭ間のデータ入出力と全く同一の入出力がなされる様
、すなわち入出力されるデータが何ら変換されることの
ない様制御される。具体的には、ＲＡＭ出力時、バッフ
ァ２６は出力停止、ＲＡＭ入力時はバッファ２７が出力
停止である。

次に各回路の動作を説明する。ＬＰモード記録時はディ
ジタル信号処理回路から出力されるＡＤ変換された配列
となる１３ビツトサンプルデータを上位側、下位側の８
ビツトずつ圧縮回路２１に取り込み、１３ビツトデータ
な１２ビツトデータに圧縮する。

１２ビツトに圧縮されたデータは、配列変換回路２２で
１２ビツトの構成を分解され、８ビット単位の非時系列
順序に再配列されて、後述する所定のタイミングでバス
上に出力される。もちろん、この時バッファ２６は出力
停止の制御がなされ、変換されたデータはバスＸを経て
ＲＡＭに★き込まれる。

Ｌｐモードの再生時は、バス上でＲＡＭから出力される
ＤＡ変換用１３ピツトサンプルデータを上位側、下位側
の８ビツトずつ配列逆変換回路２３に取り込み、配列変
換回路２２と全（逆の配列となる様逆変換し、時系列順
序の１２ビツトデータを構成する。さらに、１２ビツト
データは伸張回路２４で１３ビツトデータに伸張され、
その後に上位側、下位側の８ビツトずつのデータに分Ｗ
ｕされる。そして、バス上に出力されてＬＳＩ側に供給
される。また、上記したＤＡ変換用１３ビツトサンプル
データなＲＡＭから読み出す際に、このサンプルデータ
に対応するＣ１およびＣ２による訂正処理の結果がフラ
グとして出力される。ところかデータは配列逆変換回路
２５により分解、再配列されて伸張回路２４がら出力さ
れる時は上記１サンプルデータが複数のサンプルデータ
に分散される形となりディジタル信号処理回路に入力さ
れるサンプルと、フラグとの対応がそこなわれてしまう
。そこでフラグデータ９０処理回路２５では、伸張回路２４から出力される１サン
プルデータな構成する複数個のデータに対応した複数個
の７ラグを比較し、最も悪いフラグ値を１個求め、伸張
回路２４がら出方するデータと対応するタイミングで上
記フラグをディジタル信号処理回路に入力する。ディジ
タル信号処理回路ではこのフラグの状ひｄにより、前値
保持あるいは平均値補間の処理を行なう。なお、伸張回
路２４および７ラグデ一タ処理回路２５の出力時はバッ
ファ２７は出力停止となる様制御される。また、タイミ
ング発生回路２８は＠述した各回路を動作させるための
タイミングクロックの生成および、各バス信号の出力制
御用の信号を主成する回路である。なお、圧縮回ｌｌ５
２１および伸張回路２４は本発明の主旨ではないので回
路の詳細は省略するが、ＤＡＴ＠談会発行「デイジタル
オーティオテープレコーダーシステムＪ（１９８７年６
月）４４項に記載の変換および逆変換を行な５回路であ
る。

第５図で示した配列変換回路２２の具体的な一実施例を
第６図に示し、動作なぁ７図により説明する。

第６図中、鵠５図と同一符号は同一機能を有する同一内
容の回路である。また、２２１〜２２４は１′２ピット
ラッチ回路、２２５はＲＡＭへ入力されるデータバスの
上位側の４ピツ）、２２６は同じく下位側の４ビツトで
ある。第７図において、（りは第５図のフレーム１信号
で示した信号と同一である。

また（２）はＡＤ変換されたデータの左、右チャンネル
識別信号、（５）はＡＤ変換されたデータをディジタル
信号処理回路がバスＹへ出力する領域を表わすタイミン
グ１信号、（４）はバスＹのデータであり、ＡＤ変換さ
れたり、Ｒチャンネルの各サンプルを示す。ここで添字
しは上位側の８ビツトデータ、ｌは下位側の８ビツトデ
ータな示す。また（５）はバスＹ上のＡＤ変換データの
ラッチおよび圧縮タイミングを示す信号、（６）〜（９
）は第６図中、１２ビットラッチ回路２２２〜２２４の
ラッチデータ、（１０）はバスＸで配列変換回路が出力
するサンプルデータとタイミングを示す信号である。

（１１）はＬＰモード記録時ＲＡＭがＡＤ変換されたデ
ータな誉き込むタイミングを示したタイミング２信号で
ある。ここで、（４）に示したノくスＹのＡＤｇ換デー
タ出力タイミングは標準モード、標本化周波数５２ＫＨ
ｚ時と同一、すなわち標本化周波数４８ＫＩＩＺのＡＤ
ＣＫ信号（タイミング１信号と同様の信号であって、周
期とデユーティが異なる信号）に対しｉである。この動
作はＬＰ、標準モード共同−であり、ＬＰモード時はさ
らにデータの圧縮および配列変換により（１０）で示し
たタイミングおよびデータとしてＲＡＭ九貴き込む。こ
れは第６図ラッチ回１２２１〜２２４の出力制御バスα
〜ｄを第７図（６）〜（９）の矢印で示したタイミング
で出力制御することにより得られ、ディジタル信号処理
回路はＡＤ変換データをＲＡＭに誉き込む制御タイミン
グを第７図（１１）で示したタイミングとなる様に切換
えるとともに７レ一ム１信号の周期で完結するインター
リーブ、すなわちＡＤ変換データのＲＡＭ誓き込みアド
レスを（１１）のタイミング信号により成虫ずる。イン
ターリーブ用のＲＡＭアドレス生底方法の＝ｍについて
は後で説明する。

第５図の配列逆変換回路２３の具体的な一実施例を第８
図に示し、動作を第９図により説明する。

第８図中、第５図と同一符号は同一機能を有する同一内
容の回路である。また２５１　、２５２　、２５５は８
ピットラッチ回路、２５５　、２５４は１３ビツトラッ
チ回路、２５６は１２ビツトラッチ回路、２４は伸張回
路である。

また、第９図中、（１）は第４図フレーム１信号で示し
た信号と同一　（２）はＬＰモード再生時ＲＡＭがＤＡ
変換すべきデータを出力するタイミングを示した信号、
（５）はバスＸのデータであり、ＲＡＭがＤＡ変換すべ
ぎデータと出力タイミングを示す信号である。（４）〜
（７）は第８図ラッチ回路２６１〜２６５のラッチデー
タ、（８）はラッチ回路２３１〜２６５が制御されて出
力した１２ビツトのデータをラッチするラッチ回路２６
６のクロックであり。

同図（２）と（１Ｄ）の論理和で得られる信号である。

そして、（９）はラッチ回路２６６のデータおよび伸張
回路２４の動作タイミングを示す信号、（１りは６４は配列逆変換回路がバスＹ上へ処理されたデータを出力
し、ディジタル信号処理回路が入力するタイミングを示
す信号である。また、（１１）はバスＹでディジタル信
号処理回路が入力するタイミングおよび逆変換されたデ
ータを示す信号である。

ここで、同１４９　（２）　、　Ｃ５）に示したタイミ
ングおよυ・データはあ７図（１０）　＃　（１１）で
示した記録時のＲＡＭをアクセスするタイミングおよび
データと等しく、再生時はＲＡ　Ｍから８ビット単位で
読み出し、ラッチ回路２５１　、２５２に上位、下位、
８ビツトずつラッチする。このデータは以下、ラッチ回
路２５６〜２３５で遅延しつつ、第８図Ａ１〜Ｄ３で示
した４ビツトデータは第９図Ａ１〜Ｄ５で示したタイミ
ングでラッチ回路２６６にラッチされる様に制御する。

さらに、ラッチ回路２５６のデータは次にデータがラッ
チされるまでの間に、伸張回路２４へ転送および伸張処
理がなされ、第９１ａ（１１）に示すタイミングで上位
側、下位側の８ビツトずつのデータをバスＹへ出力する
。向データはディジタル信号処理回路に入力されるが、
このタイミングおよびデータ配列は標準モードと同一と
なっている。

次に、本発明によるフラグ処理回路の一実施例を第１０
図を用いて説明する。Ｌｐモード時は第９図（６）で示
した如（Ｌ、Ｒチャンネルの下位側の４ビツトを組合わ
せて８ビツトデータとする。あるいは上位側、下位側の
データが対にならないタイミングにて出力される。した
がってＣ１，Ｃ，符号による訂正処理の結果を表わすフ
ラグ１３号は、Ｌ。

Ｒチャンネルの各１２ビツトサンプルデータに対応させ
ることができず、このフラグをそのまま用いると訂正不
能時の補間処理が正常に動作しない問題がある。本発明
のフラグ処理回路はかかる問題点を解決する回路である
。

第１０図中、第５図と同一符号は同−懺能を有する同一
回路である。また、２５１〜２５４はラッチ回路、２５
５　、２５６はデコード回路、２５７はデータ選択回路
である。

本実雄側は、第９図で示したタイミング動作のデータ逆
変換回路に対応して栴成した回路であり。

第９図（４〕〜（７）で示したタイミングおよび図示し
たデータに対するフラグ信号か第１０図のラッチ回路２
５１〜２５４にラッチされ、第９図の矢印で示したタイ
ミングで同図（１１）のデータに対応するフラグ１ｇ号
を生成するため、ラッチ回路の１威めと３段め、２よび
２段めと４段めの２個のフラグ信号をデコード回路２５
５　、２５６で惑い方のデータと等しくなる様デコード
あるいは比戟迅択し、選択回路２５７により、第９図（
１１）に示すタイミングおよび図示したデータに対応す
るフラグ１３号１個を出力する。これにより、ディジタ
ル信号処理回路は入力されるデータと訂正結果の７ラグ
カ（１対１に対応して処理できるため標準モート°と同
一の処理で補間動作を正常に行なうことかできる。

ここで、フラグデータは様々な形式で）くスＸ上に出力
される場合が考えられる。たとえば、フラグデータとし
てのビット数やｃｌ、　Ｇ’、符号に対するフラグを独
立に出力する。あるいは１３ビツトの１サンプルデータ
な８ピツトノくスＸ上に上位、下位と分割し、この上位
、下位に対するフラグをそれぞ７れ独立に出力する場合や、上位、下位を合わせて１つの
フラグとする場合などである。いずれにしてもＮ］’正
動作はＬＰモード、標準モード共ＲＡＭ上、同一のデー
タ順序でデコード処理か施され、ＬＰモード時のサンプ
ルデータは分散されていることにより出力される同一サ
ンプルに対するフラグ信号は２個以上に分散し、上述の
７ラグ処理回路が必要となる。またＣ１．Ｃ，符号に対
するフラグあるいは上位、下位サンプルに対するフラグ
がそれぞれ独立に出力される場合におい又は、第１０図
の回路を被数個用いることにより対応できる。特にフラ
グ信号が１ビツトでたとえばａｌｇが削正不能を表わす
場合は、デコード回路２５５　、２５６は論理オロでよ
く、たとえはフラグ信号か２ビツトで１　ｏｏ　１誤り
無し、’０１’１サンプル訂正、′１０１２サンプル訂
正、１１１１１ｆＴ正不能といったコードで識別する様
な場合は、第１表の真理値表で示す様にＡ、Ｒ２個のフ
ラグ（ｉ（号のうち悪い万のフラグ値１個を出力する様
にデコードする。

８第１表第１表で示した２ビツトのデコード用−坤式はで得られ
る。

以上述べた本発明のデータ変換回路は謁１図に示した如
（、ディジタル信号処理回路とＲＡＭ間のバスに接続し
て実現するのに適しているが、たとえば第５図の圧縮回
路２１、および配列変換回路２２をディジタル信号処理
回路のＡＤ変換データ入力部分またはＲＡＭバス直前に
配置して実現することかでき、さらに第５図の配列逆変
換回路２６、フラグ処理回路２５、伸張回路２４をディ
ジタル信号処理回路の補間処理部分またはＲＡＭバス直
前に配置して実現ツーることかできる。このようにデー
タ変換回路をディジタル毎号処理ＩＰ！４路内部で実現
した場合、北５図の出力制御バッファ２６　、２７で示
した様なバス信号入出力の制御が簡単になる。

′Ｍ：恢にＬＰモード時のインターリーブを実現するＲ
ＡＭのアドレス生成方法を説明する。第１１図はＤＡＴ
のインターリーブを示した図であり、（１）は標準モー
ドのインターリーブフォーマット、伐ｌはＬｐモード時
のインターリーブフォーマットである。Ｄ　Ａ　７’は
２トラックで完結するインターリーブであり、Ａ、Ｂそ
れぞれのトラックは１２８プＱツク（ＢＯ〜Ｂ１２７　
＃　ｂＯ”　ｂ１！？　）のＰＣＭ信号で構成される。

図中、Ｃ′、は誤り訂正用の０２パリテイデータか記録
される領域であり、Ｌｏはオーディオ左チャンネルの偶
数サンプルデータ、Ｒ１はオーディオ右チャンネルの奇
数データ、及は右チャンネル偶数データ、Ｌ、は左チャ
ンネル奇数データが記録される領域で、標準モードでは
２トラックｙ！−４分割してり、Ｒチャンネルおよび偶
数、奇数サンプルで分散される。これに対し、ＬＰモー
ドでは、前半、後半および、偶数、奇数サンプルで分散
され、同図（２）のＬＲｏは左右チャンネル前半の偶数
サンプルデータ、　ＬＲ；は左右チャンネル後半の奇数
データ、Ｌ萬は左右チャンネル後半の偶数サンプルデー
タＬＲ１は左右チャンネル前半の奇数データを記録する
領域である。第１２図はＤＡＴのインターリーブを実現
するためのＰＣＭデータ２トラック分の谷濾をもつＲＡ
Ｍマツプの一実施例である。縦軸はＲＡ　Ｍの上位アド
レス、横軸は下位アドレスである。また、Ｂｏ、Ｂ、・
・・Ｂ１２．はＡトラックのブロック単位のデータに対
する記憶領域、ｂＯｎｂＫ・・・ｂｉｔ？はＢトラック
の１０ツク単位のデータを記憶する領域であり、誤り訂
正用のＣ２符号は下位アドレス００〜１Ｆの３２データ
により生成、Ｃ１符号は縦のアドレスで２フロック単位
かつ１個おきのデータ３２個から構成される。ここで標
準モード時ＡＤ変換されたデータをＲＡＭへ誉ぎ込むま
たはＤＡ変換すべきデータをＲＡＭから絖み出す順序と
アドレスを第２表に示す。

表のスロット１，２は脂７図（りで示した様に、１サン
プル１３ビツトデータな上位、下位８ビツトずつ２回に
分割してＲＡ　Ｍ　ｆアクセスする処理に対応したもの
である。これにより、第１１図（りに示した標準モード
のインターリ−１を実現する。

このＲＡＭマツプにおいて本発明では、ＬＰモード時に
第３表、巣４表で示す順序で前後半それぞれにアドレス
個分を庄成しＲＡＭをアクセスする様にする。アクセス
するデータおよびアドレスは前述したデータ変換回路、
逆変換′回路に対応させた形となっている。

以下余白第２表第５表第　４表また、前半と後半でＲＡＭアドレスの上位１ビツトが反
転して対称となる形式でＳ成した。これにより、第１１
図（２）で示したＬＰモードの配列変換およびインター
リーブが実現できる。

第１３因は本発明によるｍ葉モードおよびＬＰモトのイ
ンターリーフ゛ヲ兼用で夾棉するＲＡＭのアドレス生成
回路の一実施例である。

図中第３図〜第９図で示した同−信号名称は前述した同
一内容の信号であり、１１はＲＡＭアドレスバス、１２
は２分周カウンタ、１３は４分周カウンタ、１４は１５
分周カウンタ、１５は５・２分周カウンタ、１３は７１
［１其回路、１７　、１５はイ■号選択用の切換（ロ）
略、１９は排他的論理和回路、２０は嗣埋和回路、１１
〜！、は信号入力端子であり入力端子４は前述したスロ
ット１．２をｌ　Ｌ　Ｉ　　　ｍｈ　ａで識別する１３
号ＵＬ５人力、入力端子４．はＬＰモード、標準モード
を１Ｈ″　“Ｌ“で識別する切換信号を入力、入力端子
ＩＯ，Ｉ、は第３図、第４図で示したリセット毎号およ
びフレームｚｇ′＠を入力し、入力端子１１゜ムは第ｙ
ａ、第ｑ図で示したタイミング１およびタイミング２倍
号を入力する。

ここでｆ６号選択用の切換回路１７は標準モード時タイ
ミング１侶号を、ＬＰモード時タイミング２信号を選択
すると共に信号選択用の切換回Ｎ１８は似準モ・−ド時
４分周カウンター１５の下位ビットＡ′出力を選択し、
ＬＰモード時はフレーム１信号を選択する。また、商埋
利回路２０により４分周カウンター１５のキャリー人力
１ｄ号が制御され、Ｌｐモード時は下位ビットが２分周
カウンター１２と同一動作をする（Ａ＝Ａ’）またリセット＠号は、標準モード、ＬＰモード共同−信
号であり、像早モード時はシリンダーが１回転する２ト
ラック母にカウンター１２〜１５をリセットし％Ｌｐモ
ード時はＭｉＪ後半を分割する境界（シリンター１／２
回転）毎にカウンターをリセットする。したがってＬＰ
モモ−ド時はフレーム１個号によりアドレスの上位ビッ
トのみ反転した対象のアドレス４’ｔｒ号となる。

以上により標準モード時およびＬｐモード時に生成され
るＲＡＭアドレスは表５に示す様になり第３表〜第５表
（第５表はＲＡＭアドレスイ百号を示ず表である。）に
示したアドレス信号を実現する。

第５表〔発明の幼果〕本発明によれはＬＰモード用のデータ変換処理回路がデ
ィジタル信号処理回路とＲＡＭの間に外付は回路として
挿入できる。またフラグ処理回路により従来の補間回路
かＬＰモード時も全く同一の動作とすることができる、
Ｌｐモードインターリーブを実現するＲＡＭアドレス生
ｈｙ！、回路がＳ準モードと兼用でかつ藺単に構成でき
る等、従来標準モード用のディジタル信号処理回路のＬ
Ｐ対応のＬＰ対応回路が藺単になり、容易にＬＰモード
を実現することかできる幼果がある。

【図面の簡単な説明】

第１図は本発明の一実施例としてのＰＣＭ信号記録再生
装置の構成を示すブロック図、第？図乃至第４図はそれ
ぞれ本発明のｐ　ＣＭ＠−号記録再生装置の動作を示す
タイミング図、第５図は本発明の一実施例におけるデー
タ変換回路の構成を示す回路図、第６図は本発明の一実
施例における配列変換回路の構成を示す回路図、第７図
は配列変換動作を示すタイミング図、第８図は本発明の
一実施例における配列逆変換回路の構成を示す回路図、
第９図は配列逆変換動作を示すタイミング図、第１０図
は本発明の一実施例におけるフラグ処理回路の構成を示
す回路図、第１１図は標準モードとＬＰモードのインタ
ーリーブフォーマットを示す信号図、第１２図は本発明
の一実施例におけるアドレス回路のインターリーブを実
現するＩ（Ａ　Ｍマツプ図、第１５図は本発明の一実施
例におけるアドレス回路の構成を示す回路図、である。１・・・ディジタル信号処理回路２・・・データ変換回路　　２１川圧縮回路２２・・・
配列変換回路　　　２３・・・配列逆に換回路２４・・
・伸張回路　　　　　２５・・・フラグ処理回路２６　
、２７・・・出力制御バッファ回路２５５．２４Ｍ・・
・フラグのデコード回路代坤人弁理士小川膀男Ｘ〒１０閃Ａトラック、４）ラック閉１１図８ＦラツクＢ）ラック

Claims

【特許請求の範囲】１、回転するシリンダに磁気ヘッドを取りつけ、前記シ
リンダに巻き付けられた磁気記録媒体を走行させ、１個
の磁気ヘッドが磁気記録媒体上を１回走査する毎に完結
するものとして得られる信号をトラック信号としてトラ
ック単位でＰＣＭ信号を前記磁気記録媒体に対して記録
、再生し、その記録時には、記録すべき信号を記憶回路
に入出力させることによって誤り訂正符号の生成、イン
ターリーブ処理を施し、再生時には前記記憶回路に入出
力させることによって誤り訂正、デインターリーブ処理
を施す信号処理回路を備えたＰＣＭ信号記録再生装置に
おいて、少なくとも入力データ信号を遅延させて出力す
る遅延回路（２２、２３）と該遅延回路の出力データ信
号を選択する選択回路（２６、２７）とから成るデータ
変換回路を、前記信号処理回路と前記記憶回路との間に
接続しておき、該データ変換回路は、記録時にはここを通過するデータ信号を所定のインター
リーブに対応した非時系列のデータ並びに変換し、再生
時には、その逆変換を行う第１の動作モードと、記録時
には通過するデータ信号を何ら変換することなく通過さ
せ、再生時にも、何ら変換することなく通過させる第２
の動作モードと、を指令により選択的に採り得るように
したことを特徴とするＰＣＭ信号記録再生装置。２、請求項１に記載のＰＣＭ信号記録再生装置において
、前記第１の動作モードにあるデータ変換回路は、ｎを
自然数とする２チャンネルで１２ビット単位の時系列デ
ータＡｎ、Ｂｎを上位側の８ビットを単位とするＰＣＭ
データＡｎｕ、Ｂｎｕと下位側の４ビットを単位とする
ＰＣＭデータＡｎｌ、Ｂｎｌとに分割して、Ａｎｌを上
位に、Ｂｎｌを下位に配置して８ビットを単位とするＰ
ＣＭデータＡＢｎｌを構成するとともに、１２ビット単
位である時系列のＰＣＭデータＡ＿４ｎ、Ｂ＿４ｎ、Ａ＿４ｎ＋１、Ｂ＿４ｎ＋１、Ａ
＿４ｎ＋２、Ｂ＿４ｎ＋２、Ａ＿４ｎ＋３、Ｂ＿４ｎ＋
３を８ビット単位である非時系列のＰＣＭデータＡ＿４ｎ
ｕ、ＡＢ＿４ｎｌ、Ａ＿（＿４＿ｎ＿＋＿１＿）ｕ、Ａ
Ｂ＿（＿４＿ｎ＿＋＿１＿）ｌ、Ｂ＿４ｎｕ、Ａ＿（＿
４＿ｎ＿＋＿２＿）ｕ、Ｂ＿（＿４＿ｎ＿＋＿３＿）ｕ
、ＡＢ＿（＿４＿ｎ＿＋＿２＿）ｌ、Ｂ＿（＿４＿ｎ＿
＋＿２＿）ｕ、ＡＢ＿（＿４＿ｎ＿＋＿３＿）ｌ、Ｂ＿
（＿４＿ｎ＿＋＿３＿）ｕに変換する、または上記８ビ
ット単位で非時系列の配列となるＰＣＭデータを上記１
２ビット単位の時系列のＰＣＭデータに変換する如く動
作する変換回路から成ることを特徴とするＰＣＭ信号記
録再生装置。３、回転するシリンダに磁気ヘッドを取りつけ、前記シ
リンダに巻き付けられた磁気記録媒体を速度Ｖで走行さ
せ、１個の磁気ヘッドが磁気記録媒体上を１回走査する
毎に完結するものとして得られる信号をトラック信号と
し、磁気記録媒体が２トラック分走行するのに要する所
定時間に入力される２チャンネルのＰＣＭ信号を、入力
順の偶数番目と奇数番目とで分割し、互いに隣り合う２
トラックの前半または後半には前記チャンネル又は偶数
、奇数が互いに異なるように配置して記録する第１の動
作モードと、磁気記録媒体を速度Ｖ／２で走行させ、そ
の磁気記録媒体が前記２トラック分走行するのに要する
所定時間の前半と後半で入力される２チャンネルのＰＣ
Ｍ信号を分割し、互いに隣り合う２トラックの前半また
は後半には、前記前半と後半に入力されるＰＣＭ信号が
互いに異なるように配置して記録する第２の動作モード
と、を採り得るＰＣＭ信号記録再生装置において、前記ＰＣＭ信号を記憶する記憶回路（３）と、該記憶回
路（３）の記憶番地を生成するアドレス回路とを設け、
該アドレス回路は、第１のカウンタ（１２）と、第２の
カウンタ（１３）と、動作モードの切換指令（１５）に
より、前記第１のカウンタ（１２）から第２のカウンタ
（１３）へ出力されるキャリーを制御する制御回路（２
０）と、動作モードの切換指令（１５）により、前記第
２のカウンタ（１３）の出力（Ａ′）か他の信号（１２
）を切り換えて出力する切換回路（１８）と、該切換回
路（１８）の出力により、前記第１のカウンタ（１２）
の出力（Ａ）を反転させたり、しなかったりして出力す
る反転回路（１９）と、を含み、前記各カウンタの出力
をアドレスを構成する信号として用いるようにしたこと
を特徴とするＰＣＭ信号記録再生装置。４、記録するＰＣＭ信号に誤り訂正用の符号を付加する
と共に再生時にｎビツト単位で誤りを訂正する訂正回路
と、該訂正回路で訂正処理されたｎビツトデータを複数
個に分割するとともに、訂正処理された他のｍビットデ
ータを１個以上組合わせて１個のデータを構成するデー
タ変換回路（２）とを備えたＰＣＭ信号の再生装置にお
いて、前記訂正回路は訂正処理した結果であってデータの信頼
性を表わす情報および訂正処理されたデータとを１対１
で対応させて、該情報をフラグデータで出力するととも
に、前記データ変換回路（２）で出力されるデータに対
応する複数個の前記フラグデータのうち最も信頼性が低
い情報を表わすフラグデータを１個選択して出力するフ
ラグ処理回路（２５）を設け、前記データ変換回路（２
）が出力するデータと前記フラグ処理回路（２５）が出
力するフラグデータとが１対１に対応するようにしたこ
とを特徴とするＰＣＭ信号記録再生装置。