JPH0312953A - セラミック基板及び半導体装置の製造方法 - Google Patents
セラミック基板及び半導体装置の製造方法Info
- Publication number
- JPH0312953A JPH0312953A JP14924989A JP14924989A JPH0312953A JP H0312953 A JPH0312953 A JP H0312953A JP 14924989 A JP14924989 A JP 14924989A JP 14924989 A JP14924989 A JP 14924989A JP H0312953 A JPH0312953 A JP H0312953A
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- Japan
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- pattern
- ceramic substrate
- semiconductor
- metallized
- metallize
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体容器に関する。
従来の半導体容器は第４図に示すように、セラミック基
板３上の半導体素子１を搭載する面に施された表面メタ
ライズパターン４と外部導出り−ド６とか側面メタライ
ズ５を介して導通されている。
板３上の半導体素子１を搭載する面に施された表面メタ
ライズパターン４と外部導出り−ド６とか側面メタライ
ズ５を介して導通されている。
上述する従来の半導体容器は次のような工程により製造
される。第５図は半導体容器のセラミ・ンク基板を製造
する工程を説明するために作成された図面である。
される。第５図は半導体容器のセラミ・ンク基板を製造
する工程を説明するために作成された図面である。
まず、第１に、グリーンシート８と呼ばれる焼成前の粘
度状の板にスルーホールつがあけられる。
度状の板にスルーホールつがあけられる。
次にスクリーン印刷により、メタライズパターン１０が
印刷される。このとき、グリーンシート８の裏面より、
空気を吸引しておくことにより、スルーホール９の内壁
にもメタライズインクか流れこみ、メタライス印刷か施
される。グリーンシーＩ〜、メタライズを焼成した後、
破線部でセラミツりを切断することにより第４図に示ず
ような半導体容器のセラミック基板を得ることかできる
。
印刷される。このとき、グリーンシート８の裏面より、
空気を吸引しておくことにより、スルーホール９の内壁
にもメタライズインクか流れこみ、メタライス印刷か施
される。グリーンシーＩ〜、メタライズを焼成した後、
破線部でセラミツりを切断することにより第４図に示ず
ような半導体容器のセラミック基板を得ることかできる
。
ところが、上述した半導体容器のセラミック基板をｒＪ
ｊＡａする工程において、スルーホール内壁のメタライ
ズ印刷を施す際は、空気を吸引して行なっているために
、グリーンシート表面のメタライズパターンとスルーホ
ール内壁のメタライズパターンとの間の角部では、メタ
ライス層厚が薄くなり易い。すなわち、第４図の半導体
容器では半導体素子搭載面のメタライズパターン４と側
面メタライス５との角部のメタライスか薄くなり易い。
ｊＡａする工程において、スルーホール内壁のメタライ
ズ印刷を施す際は、空気を吸引して行なっているために
、グリーンシート表面のメタライズパターンとスルーホ
ール内壁のメタライズパターンとの間の角部では、メタ
ライス層厚が薄くなり易い。すなわち、第４図の半導体
容器では半導体素子搭載面のメタライズパターン４と側
面メタライス５との角部のメタライスか薄くなり易い。
メタライズ印刷に薄い部分が存在すると、次のような問
題が生じる。基板にメツキを施す際に行なわれる前処理
等の工程で薄いメタライズ層か侵され、基板表面のメタ
ライズパターンと側面のメタライズとの導通抵抗が異常
に高くなったり、極端な場合には断線したりすることか
ある。
題が生じる。基板にメツキを施す際に行なわれる前処理
等の工程で薄いメタライズ層か侵され、基板表面のメタ
ライズパターンと側面のメタライズとの導通抵抗が異常
に高くなったり、極端な場合には断線したりすることか
ある。
このため、基板に施されるメツキか不完全なものとなり
、半導体装置を製造する工程で半導体容器が加熱される
際に、メツキ剥れが生じたり、また、半導体素子と外部
導出リードとの間の電気抵抗が高いために半導体素子の
特性か低下したりする。
、半導体装置を製造する工程で半導体容器が加熱される
際に、メツキ剥れが生じたり、また、半導体素子と外部
導出リードとの間の電気抵抗が高いために半導体素子の
特性か低下したりする。
本発明の目的は前記課題を解決した半導体容器を提供す
ることにある。
ることにある。
上述した従来の半導体容器に対し、本発明の半導体容器
はセラミック基板上の半導体素子搭載面の表面メタライ
ズパターンと外部導出リードとが、側面メタライズの他
に、もう一つのスルーホールにより導通されているとい
う相違点を有する。
はセラミック基板上の半導体素子搭載面の表面メタライ
ズパターンと外部導出リードとが、側面メタライズの他
に、もう一つのスルーホールにより導通されているとい
う相違点を有する。
前記目的を達成するため、本発明に係る半導体容器は、
セラミック基板上に半導体素子を載置し、該セラミック
基板の裏面に外部導出リードがろう付けされ、前記半導
体素子の電極が前記セラミック基板上の半導体素子搭載
面上に施された表面メタライズパターンにワイヤを介し
て接続され、かつ、半導体素子搭載面上の表面メタライ
ズパターンか前記セラミック基板の側面及び裏面に施さ
れたメタライズを介して前記外部導出リードに接続され
る半導体容器において、前記半導体素子搭載面上の表面
メタライズパターンと、裏面のメタライズパターンとを
、セラミック基板の側面に施されなメタライズ及びセラ
ミック基板上に設けられたスルーホールメタライズによ
って導通したものである。
セラミック基板上に半導体素子を載置し、該セラミック
基板の裏面に外部導出リードがろう付けされ、前記半導
体素子の電極が前記セラミック基板上の半導体素子搭載
面上に施された表面メタライズパターンにワイヤを介し
て接続され、かつ、半導体素子搭載面上の表面メタライ
ズパターンか前記セラミック基板の側面及び裏面に施さ
れたメタライズを介して前記外部導出リードに接続され
る半導体容器において、前記半導体素子搭載面上の表面
メタライズパターンと、裏面のメタライズパターンとを
、セラミック基板の側面に施されなメタライズ及びセラ
ミック基板上に設けられたスルーホールメタライズによ
って導通したものである。
次に本発明の実施例につき図面を参照して説明する。
（実施例１）
第１図は本発明の第１の実施例に係る半導体容器を示す
斜視図、第２図は第１図のｘ−ｘ′線断面図である。
斜視図、第２図は第１図のｘ−ｘ′線断面図である。
第１図に示すように、本発明の半導体容器はセラミック
基板３上に半導体素子１を載置し、セラミック基板３の
裏面に外部導出リード６がろう付けされ、半導体素子１
の電極がセラミック基板３の半導体素子搭載面上の表面
メタライズパターン４にワイヤＷを介して接続され、か
つ半導体素子搭載面上の裏面メタライズパターン４と外
部導出リード６との間には、側面メタライズ５及びスル
ーホールメタライス２を有している。ずなわち、第２図
に示すように外部導出リード６がろうイ１けされる裏面
メタライズパターン７と表面メタライズパターン４とが
側面メタライス５とスルーホールメタライズ２との２つ
の経路により導通されている。
基板３上に半導体素子１を載置し、セラミック基板３の
裏面に外部導出リード６がろう付けされ、半導体素子１
の電極がセラミック基板３の半導体素子搭載面上の表面
メタライズパターン４にワイヤＷを介して接続され、か
つ半導体素子搭載面上の裏面メタライズパターン４と外
部導出リード６との間には、側面メタライズ５及びスル
ーホールメタライス２を有している。ずなわち、第２図
に示すように外部導出リード６がろうイ１けされる裏面
メタライズパターン７と表面メタライズパターン４とが
側面メタライス５とスルーホールメタライズ２との２つ
の経路により導通されている。
このような半導体容器のセラミック基板を製造する工程
はすでに説明した従来の半導体容器のセラミック基板を
製造する工程と同じであり、半導体容器の製造コストは
全く変わらない。
はすでに説明した従来の半導体容器のセラミック基板を
製造する工程と同じであり、半導体容器の製造コストは
全く変わらない。
本発明による半導体容器では表面のメタライズパターン
４と側面メタライズ５の間の角部のメタライズが薄くな
っても、他にもう一つの導線経路としてスルーホールメ
タライス２を有しているため、各パターン間の導通抵抗
が高くなったり、断線したりする可能性をほとんどなく
することができる。
４と側面メタライズ５の間の角部のメタライズが薄くな
っても、他にもう一つの導線経路としてスルーホールメ
タライス２を有しているため、各パターン間の導通抵抗
が高くなったり、断線したりする可能性をほとんどなく
することができる。
（実施例２）
第３図は本発明の第２の実施例を示す平面図である。第
３図に示す半導体容器では同一表面メタライズパターン
に対して２個のスルーホールメタライス２．２を有して
いる。このように必要に応して複数個のスルーホールメ
タライス２を施ずことにより、前述した不完全なメツキ
が施されるのを防止できるばかりでなく、表面メタライ
ズパターン４と外部導出リード６との導通抵抗を低減す
るとともに、半導体容器への許容電流を大きくすること
かできる。すなわち、比較的大電流を消費する半導体素
子に対する信頼性を向上させることができるという利点
を有する。
３図に示す半導体容器では同一表面メタライズパターン
に対して２個のスルーホールメタライス２．２を有して
いる。このように必要に応して複数個のスルーホールメ
タライス２を施ずことにより、前述した不完全なメツキ
が施されるのを防止できるばかりでなく、表面メタライ
ズパターン４と外部導出リード６との導通抵抗を低減す
るとともに、半導体容器への許容電流を大きくすること
かできる。すなわち、比較的大電流を消費する半導体素
子に対する信頼性を向上させることができるという利点
を有する。
以上説明したように本発明の半導体容器はセラミック基
板の表面メタライズパターンと外部導出リードがろう付
けされる裏面メタライズパターンとの間に側面メタライ
ズ及びスルーポールメタライスの２つの導通経路を設け
ることにより、半導体容器へのメツキネ良を防止し、さ
らに比較的大電流を消費する半導体素子に対する信頼性
を向上させることがてきる効果がある。
板の表面メタライズパターンと外部導出リードがろう付
けされる裏面メタライズパターンとの間に側面メタライ
ズ及びスルーポールメタライスの２つの導通経路を設け
ることにより、半導体容器へのメツキネ良を防止し、さ
らに比較的大電流を消費する半導体素子に対する信頼性
を向上させることがてきる効果がある。
第１図は本発明の第１の実施例に係る半導体容器を示ず
斜視図、第２図は第１図のｘ−ｘ′線断面図、第３図は
本発明の第２の実施例に係る半導体容器を示す平面図、
第４図は従来の半導体容器を示す斜視図、第５図は半導
体容器のセラミック基板を製造する工程の一部を示す図
である。 １・・・半導体素子 ２・・・スルーポールメタライス ３・・・セラミック基板 ４・・・表面メタライズパターン ５・・・側面メタライス ６・・・外部導出リード ７・・・裏面メタライズパターン ８・・・グリーンシート ９・・・スルーホール １０・・・メタライズパターン δ
斜視図、第２図は第１図のｘ−ｘ′線断面図、第３図は
本発明の第２の実施例に係る半導体容器を示す平面図、
第４図は従来の半導体容器を示す斜視図、第５図は半導
体容器のセラミック基板を製造する工程の一部を示す図
である。 １・・・半導体素子 ２・・・スルーポールメタライス ３・・・セラミック基板 ４・・・表面メタライズパターン ５・・・側面メタライス ６・・・外部導出リード ７・・・裏面メタライズパターン ８・・・グリーンシート ９・・・スルーホール １０・・・メタライズパターン δ
Claims (1)
- （１）セラミック基板上に半導体素子を載置し、該セラ
ミック基板の裏面に外部導出リードがろう付けされ、前
記半導体素子の電極が前記セラミック基板上の半導体素
子搭載面上に施された表面メタライズパターンにワイヤ
を介して接続され、かつ、半導体素子搭載面上の表面メ
タライズパターンが前記セラミック基板の側面及び裏面
に施されたメタライズを介して前記外部導出リードに接
続される半導体容器において、前記半導体素子搭載面上
の表面メタライズパターンと、裏面のメタライズパター
ンとを、セラミック基板の側面に施されたメタライズ及
びセラミック基板上に設けられたスルーホールメタライ
ズによって導通したことを特徴とする半導体容器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149249A JPH0787224B2 (ja) | 1989-06-12 | 1989-06-12 | セラミック基板及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149249A JPH0787224B2 (ja) | 1989-06-12 | 1989-06-12 | セラミック基板及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0312953A true JPH0312953A (ja) | 1991-01-21 |
| JPH0787224B2 JPH0787224B2 (ja) | 1995-09-20 |
Family
ID=15471136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149249A Expired - Fee Related JPH0787224B2 (ja) | 1989-06-12 | 1989-06-12 | セラミック基板及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787224B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335441A (ja) * | 1992-05-28 | 1993-12-17 | Kyocera Corp | 半導体素子収納用パッケージ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318962A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Semiconductor package |
-
1989
- 1989-06-12 JP JP1149249A patent/JPH0787224B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318962A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Semiconductor package |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335441A (ja) * | 1992-05-28 | 1993-12-17 | Kyocera Corp | 半導体素子収納用パッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787224B2 (ja) | 1995-09-20 |
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Legal Events
| Date | Code | Title | Description |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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