JPH0312961A

JPH0312961A - 半導体装置の製造方法

Info

Publication number: JPH0312961A
Application number: JP1149171A
Authority: JP
Inventors: Masaharu Sato; 政春佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-12
Filing date: 1989-06-12
Publication date: 1991-01-21
Anticipated expiration: 2013-12-02
Also published as: JP2830076B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタ、相補型ＭＯ３）ランジスタ及びバイポー
ラトランジスタと相補型ＭＯ３Ｉ−ランシスタが混載さ
れた半導体装置の微細化を図った製造方法に関する。

［従来の技術〕従来、微細化を図ったハイボーラトランシスクの製造方
法の一例を第３図に示す。

第３図において３０１はｐ型シリコン基板であり、これ
にｎ゛型埋込コレクタ層３０２、ｎ型エピタキシャル層
３０３、素子分離のための絶縁膜３０４を形成する。そ
して、素子分離された一方の領域ばｎ゛型コレクタ引き
出し領域３０５を形成し、他方の素子領域上にはＰ型の
不純物を含む多結晶シリコン膜３０６と絶縁膜３０７を
形成し、素子領域にエミッタの開孔部を形成する。

そして、前記多結晶シリコン膜３０６と接しているエピ
タキシャル層３０４の主面上には多結晶シリコン３０６
からｐ型不純物を拡散してグラフトヘース領域３０８を
形成し、また開孔部のエピタキシャル層３０４の主面上
にはイオン注入法等によりヘース領域３０９を形成する
。更に、前記開孔部の側面には絶縁膜で側壁３１０を形
成し、その内側にｎ型不純物が含まれた多結晶シリコン
膜３１１を形成し、かつベース領域３０９中にｎ型不純
物を拡散することでエミッタ領域３１２を形成している
。

これによりバイポーラトランジスタのエミツタ幅は、前
記開孔部の幅と開孔部の側面に形成した側壁３１０の厚
さで決まるため、フォトリソグラフィにより開孔した開
孔部の幅より狭くでき、高速動作可能なバイポーラトラ
ンジスタが形成できる。

また、Ｃ，−ＭＯ３構造の半導体装置の製造方法を第４
図に示す。

第４図において、４０１はｐ型シリコン基板であり、ｎ
“型埋込層４０２、素子分離のための絶縁膜４０３を形
成し、ＰチャンネルＭＯ３Ｉ−ランジスタ（以下ｐ−Ｍ
ＯＳと略す）側の素子領域にはｎウェル領域４０４を形
成し、ｎチャンネルＭＯ３ｈランジスタ（以下ｎ−ＭＯ
３と略す）側の素子領域にはｐウェル領域４０５を形成
している。

そして、それぞれの素子領域上にゲート酸化膜４０６を
形成し、続いてゲート電極４０７を形成した後、このゲ
ート電極４０７をマスクとして２ＭＯ３側にはｎ型不純
物を、ｎ−ＭＯＳ側にはｎ型不純物をイオン注入法によ
り導入して、ｐ゛型型数散層４０８ｎ”型拡散層４０９
をそれぞれ形成し、全面に絶縁膜４１０を形成し、コン
タクトを開孔することで形成していた。

〔発明が解決しようとする課題〕

上述した従来の技術において、例えば第３図に示したバ
イポーラトランジスタの製造方法では、高速化のためエ
ミツタ幅を狭くする手段として、ｐ゛型多結晶シリコン
膜３０６にフォトリソグラフィ技術によりエミッタ部に
開孔部を形成し、開孔部の側面に側壁３１０を形成する
ことで自己整合的にエミッタ位置を決定している。した
がって、エミツタ幅はフォトリソグラフィ技術の限界に
より制限される。また、エミッタ領域３１２とグラフＩ
・ベース領域３０Ｂの距離が遠くなるとヘース抵抗が増
大するため、この距離を決定させる側壁３１０の厚さは
必然的に制限を受け、側壁の厚さを微細にコントロール
することが困難になる。

また、ｐ゛型多結晶シリコン膜３０６からのｎ型不純物
拡散により形成されるグラフトベース領域３０８は、フ
ォトリソグラフィ技術により形成した開孔部の外側に位
置されるため、ベース領域３０９の面積が大きくなりベ
ースーコレクク接合容量が大きく、高速化に不利となる
。そして面積を少な（するため開孔部と素子分離絶縁膜
３０４の距離を近づけても、その限界はフォトリソグラ
フィ技術の目合わせ余裕で制限されてしまうという問題
がある。

一方、第４図に示したＭＯＳ）ランジスタの製造方法に
おいては、ｎウェル領域４０４．ｐウェル領域４０５に
各々形成したゲート酸化膜４０６上にフォトリソグラフ
ィ技術によってゲーＩ・電極４０７をバターニングして
形成し、このゲート電極４０７をイオン注入のマスク材
としてそれぞれｎ型不純物、ｎ型不純物を導入してｐ＋
型型数散層４０８ｎ“型拡散層４０９を形成している。

このため、ゲート長はフォトリソグラフィ技術により決
定される。

また、電極のコンタク１へを形成する必要があるため、
ｐ“型拡散層４０８、ｎ“型拡散層４０９の面積ば必然
的に広くなり、接合容量が大きくなってしまうという問
題を有している。

そして従来のＭＯＳ）ランジスタにバイポーラトランジ
スタを混載する場合は製法上整合しない工程が発生し、
バイポーラ１−ランジスタの形成とＭＯＳ）ランジスタ
の形成が同時にできず、工程数が増加するという問題を
有している。

本発明は上述した問題を解消し、微細化及び高速化を図
ったバイポーラトランジスタ及びＭＯＳトランジスタを
製造可能な半導体装置の製造方法を提供することを目的
とする。

（課題を解決するための手段〕本発明の製造方法は、半導体基板上に形成された絶縁膜
−にに多結晶シリコン膜を形成する工程と、これら多結
晶シリコン膜と絶縁膜とを選択的にエツチングする工程
と、前記多結晶シリコン膜を選択的にマスクしてその一
部に一導電型不純物を導入し、他の一部に逆導電型不純
物を導入する工程と、前記多結晶シリコン膜及び絶縁膜
の側面に多結晶シリコン膜から成る側壁を形成する工程
と、前記多結晶シリコン膜から側壁を通して一導電型不
純物及び逆導電型不純物をそれぞれ半導体基板に拡散す
る工程を含んでいる。

〔作用〕

この製造方法によれば、バイポーラ１〜ランシスタにお
いては、側壁の厚さをコントロールすることで、グラフ
トベース領域やエミッタ領域等の拡散層の幅を低減して
素子の微細化を図り、かつ拡散層容量を低減して高速化
を達成する。

また、ＭＯＳ）ランジスクにおいては、側壁の厚さをコ
ントロールすることで、ゲート電極の長さや拡散層の幅
を低減して微細化を図り、かつ高速化を達成する。

更に、バイポーラトランジスタとＭＯ３ｈランジスタの
混載型の半導体装置においては、両トランジスタを同時
に製造することによる工程数の削減が可能となる。

［実施例］次に、本発明を図面を参照して説明する。

第１図は本発明の第１実施例としてバイポーラトランジ
スタに適用した場合の断面図である。

第１図において、１０１はｐ型のシリコン基板であり、
ここにばｎ゛型埋込コレクク層１０２を形成し、更にｎ
型エピタキシャル層１０３を形成する。また、素子分離
絶縁膜１０４を形成し、エミッタ形成領域とコレクタ引
出領域を画成している。ごのコレクタ引出領域にばｎ゛
型コレクク引出層１０５を形成する。

そして、エミッタ形成領域−トに第１のシリコン酸化膜
１０６を１０００〜３０００人程度の厚さに形成し、続
いて、多結晶シリコン膜を２０００〜４０００人程度形
成し、フォトリソグラフィ技術によりこれらの膜をエミ
ッタ形成領域上で二分するようにエツチング形成する。

その後、二分された多結晶シリコン膜をマスクにしてそ
れぞれに異なる導電型の不純物を導入する。ここでは、
一方の多結晶シリコン膜にｎ型不純物を、他方の多結晶
シリコン膜にｎ型不純物をそれぞれ高濃度に導入してｐ
゛型多結晶シリコン膜１０７．ｎ”型多結晶シリコン膜
１０８とする。

次に、前記多結晶シリコン１０７，１０８間に露出され
た前記ｎ型エピタキシャル層１０３にｎ型不純物をイオ
ン注入法により導入し、ベース領域１０９を形成する。

続いて、多結晶シリコン膜を１０００〜５０００人程度
全面に形成した後、異方性エツチングによりエツチング
バックし、開孔部の側面に多結晶シリコン膜の側壁１１
０を形成する。

そして、熱処理を加えることで前記ｐ゛型多結晶シリコ
ン膜１０７からはｎ型不純物を、ｎ゛型多結晶シリコン
膜１０８からはｎ型不純物を、それぞれ前記側壁１１０
に拡散させ、更にここから前記ベース領域１０９中に拡
散してグラフトベース領域１１１及びエミッタ領域１１
２を形成する。

その上で、全面に第２のシリコン酸化膜１１３を形成し
、更にこれにコンタクトを形成することで第１図に示す
バイポーラトランジスタが形成される。

以−１−説明した方法により製造されるバイポーラトラ
ンジスタでは、エミッタ領域１１２の幅が側壁１１０の
厚さのみで決定されるため、エミツタ幅のコントロール
が容易となる。また、実質的な素子領域はフォトリソグ
ラフィ技術で形成した開孔部の内側にのみ形成されるた
め、グラフトベース領域１１１の面積は側壁１１０の厚
さで決定され微細化できる。更に、グラフトヘースーエ
ミッタの距離は開孔部の寸法と側壁１１０の厚さで決定
されるので接合容量の小さい高性能のバイポーラトラン
ジスタが形成できる。

第２図は本発明の第２の実施例としてバイポーラトラン
ジスタとＣＭＯ３の混雑したＢｉ−ＣＭＯ３に適用した
場合の断面図である。

第２図において、２０１はｐ型シリコン基板、２０２は
ｎ′″型埋込層、２０３はｎ型エピタキシャル層、２０
４は素子分離の絶縁膜であり、第１実施例と同様に形成
する。なお、２０５はバイポーラトランジスタのｎ＋型
コレクタ引き出し領域である。

０そしてｐ−ＭＯ３の素子領域にはｎ型不純物を、ｎ−Ｍ
Ｏ３の素子領域にはｎ型不純物をそれぞれ導入し、ｎウ
ェル領域２０６．ｐウェル領域２０７を形成する。その
後、各素子領域に第１のシリコン酸化膜２０８を形成し
、続いて多結晶シリコン膜及び第２のシリコン酸化膜２
０９を形成した後、前述の第１の実施例と同様に多結晶
シリコン膜をバターニングする。そしてバイポーラトラ
ンジスタ部とｐ　−ＭＯＳ部の多結晶シリコン膜にはｎ
型不純物を、ｎ−ＭＯ３部の多結晶シリコン膜にはｎ型
不純物をそれぞれ高濃度に導入し、ｐ゛型多結晶シリコ
ン膜２１０．ｎ”型多結晶シリコン膜２１１を形成する
。

次に、全面に多結晶シリコン膜を１０００〜５０００人
程度形成し、異方性エツチングによりエンチングハック
して多結晶シリコン膜の第１側壁２１２を形成する。更
に、シリコン酸化膜を１０００〜３０００人程度形成し
、異方性エツチングによりエツチングパックしてシリコ
ン酸化膜の第２側壁２１３を形成する。その後熱処理に
より、ｐ゛型及びｎ゛型の多結晶シリコン膜２１０，２
１１より、第１側壁２１２を通してｎ型及びｎ型の不純
物をそれぞれの素子領域に拡散することで、バイポーラ
トランジスタ部でばグラフトヘース領域２１４を、２Ｍ
０３部でばｐ゛型型数散層２１５、ｎ　−ＭＯ３部でば
ｎ゛型型数散層２１６それぞれ形成する。

次に、バイポーラ部の素子領域−Ｊ−の開孔部にｎ型不
純物を導入してベース領域２１７を形成し、ｐ−ＭＯ３
，ｎ−ＭＯ３部の素子領域の開孔部にばゲート酸化膜２
１８を１００〜４００人程度形成する。そして、それぞ
れの開孔部上にｎ型不純物を含む多結晶シリコン膜を形
成し、バイポーラ部ではこれをエミッタ電極２１９とし
て構成し、ここからｎ型不純物をベース領域に拡散しエ
ミッタ領域２２０を形成する。また、ｐ−ＭＯ３，ｎ−
ＭＯ８部ではゲート電極２２１として構成する。これに
より、第２図に示すＢｉ−ＣＭＯ３が形成される。

この第２実施例の製造方法によれば、バイポーラトラン
ジスタとＭＯ３）ランジスタの形成が容１２易にでき、かつそれぞれの拡散層の面積も第１側壁２１
２の厚さで決定できるため、微細化が実現できる。また
、バイポーラ１〜ランジスクのエミツタ幅とＭｏｓ＋〜
ランジスタのゲート長が１回のフォトリソグラフィ工程
で形成した開孔部の幅と第１側壁２１２の厚さ及び第２
側壁２１３の厚さで決定されるため、高性能な素子の形
成が可能となる。

なお、本発明の第２実施例のバイポーラトランジスタは
単独に構成してもよい。また、第２実施例のバイポーラ
トランジスタを除けば（、−ＭＯ３の構成も可能となる
。

〔発明の効果〕

以上説明したように本発明は、パターニングした多結晶
シリコン膜の一部に一導電型不純物を導入し、他の一部
に逆導電型不純物を導入した後、これら多結晶シリコン
膜の側面に設けた側壁を通してそれぞれ不純物を半導体
基板に拡散して拡散層を形成しているので、側壁の厚さ
をコントロルすることにより、拡散層や電極の幅、長さ
を微細化することができる。

これにより、バイポーラトランジスタにおいては、グラ
フトベース領域やエミッタ領域等の拡散層の幅を低減し
て素子の微細化を図り、かつ拡散層容量を低減して高速
化を達成する。

また、ＭＯ３）ランジスタにおいては、ゲート電極の長
さや拡散層の幅を低減して微細化を図り、かつ高速化を
達成する。

更に、バイポーラトランジスタとＭＯＳトランジスタの
混載型の半導体装置においては、両トランジスタを同時
に製造することによる工程数の削減が可能となる。

【図面の簡単な説明】

第１図は本発明の第１実施例を説明するための断面図、
第２図は本発明の第２実施例を説明するための断面図、
第３図は従来のバイポーラトランジスタの製造方法を説
明するための断面図、第４図は従来のＭＯ３）ランジス
タの製造方法を説明するための断面図である。１０１・・・ｎ型シリコン基板、１０２・・・ｎ“型埋
込３４コレクタ層、１０３・・・ｎ型エピタキシャル層、１０
４・・・素子分離絶縁膜、１０５・・・ｎ゛゛コレクタ
引出層、１０６・・・第１のシリコン酸化膜、１０７・
・・ｐ４型多結晶シリコン膜、１０８・・・ｎ゛型型詰
結晶シリコン膜１０９・・・ベース領域、１１０・・・
側壁、１１１・・・グラフトベ−ス領域、１１２・・・
エミッタ領域、１１３・・・第２のシリコン酸化膜、２
０１・・・ｐ型シリコン基板、２０２・・・ｎ゛゛埋込
層、２０３・・・ｎ型エピタキシャル層、２０４・・・
素子分離絶縁膜、２０５・・・ｎ゛゛コレクタ引出層、
２０６・・・ｎウェル領域、２０マ・・・ｐウェル領域
、２０８・・・第１のシリコン酸化膜、２０９・・・第
２のシリコン酸化膜、２１０・・・Ｐ“型多結晶シリコ
ン膜、２１１・・・ｎ゛型型詰結晶シリコン膜２１２・
・・第１側壁、２１３・・・第２側壁、２１４・・・グ
ラフトベース領域、２１５・・・ｐ゛型型数散層２１６
・・・ｎ゛型型数散層２１７・・・ベース領域、２１８
・・・ゲート酸化膜、２１９・・・エミッタ電５

Claims

【特許請求の範囲】

１、半導体基板上に形成された絶縁膜上に多結晶シリコ
ン膜を形成する工程と、これら多結晶シリコン膜と絶縁
膜とを選択的にエッチングする工程と、前記多結晶シリ
コン膜を選択的にマスクしてその一部に一導電型不純物
を導入し、他の一部に逆導電型不純物を導入する工程と
、前記多結晶シリコン膜及び絶縁膜の側面に多結晶シリ
コン膜から成る側壁を形成する工程と、前記多結晶シリ
コン膜から側壁を通して一導電型不純物及び逆導電型不
純物をそれぞれ半導体基板に拡散する工程を含むことを
特徴とする半導体装置の製造方法。