JPH03129743A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03129743A JPH03129743A JP9036590A JP3659090A JPH03129743A JP H03129743 A JPH03129743 A JP H03129743A JP 9036590 A JP9036590 A JP 9036590A JP 3659090 A JP3659090 A JP 3659090A JP H03129743 A JPH03129743 A JP H03129743A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦型ＭＯ３ＦＥＴ、ＩＧＢＴ、スマートパワ
ーデバイスのように第一導電形の第一領域の表面部に選
択的に第二導電形の第二領域が形成され、第二領域の表
面部に選択的に第一導電形の第三領域が形成され、第二
領域の第一領域および第三領域にはさまれた領域をチャ
ネル形成領域としてその上にゲート絶縁膜を介してゲー
ト電極が設けられるＭＯＳ型の半導体装置の製造方法に
関する。
ーデバイスのように第一導電形の第一領域の表面部に選
択的に第二導電形の第二領域が形成され、第二領域の表
面部に選択的に第一導電形の第三領域が形成され、第二
領域の第一領域および第三領域にはさまれた領域をチャ
ネル形成領域としてその上にゲート絶縁膜を介してゲー
ト電極が設けられるＭＯＳ型の半導体装置の製造方法に
関する。
縦型ＭＯ３ＦＥＴは第１図に示す構造を有する。
図において、 ドレイン層（第一領域）はｎ−Ｆｉｔお
よびｎ３層２よりなり、 ｎ−層の表面部にｐ〜ベース
層３（第二領域〉が選択的に形成されている。
よびｎ３層２よりなり、 ｎ−層の表面部にｐ〜ベース
層３（第二領域〉が選択的に形成されている。
さらに、ベース層３の表面部にはｎ＋ソース層４〈第三
領域〉が選択的に形成されている。このソース層４とト
ルイン層１にはさまれたベース層３の領域がチャネル形
成領域５であり、その上にゲート酸化膜６を介してゲー
ト電極７が備えられている。ゲート電極７の上には絶縁
膜８を介してソース電極９が設けられ、絶縁膜８の開口
部でベース層３およびソース層４に接触しているが、ベ
ース層３のソース電極９との接触部分には高濃度ベース
層（９４層〉１０が形成されている。また、高濃度ドレ
イン層２にはドレイン電極１１が接触してぃる。このｎ
チャネルＭＯ３ＦＥＴのｎ＋高濃度ドレイン層の代わり
にｐ＋層を形成したものがｎチャネルＩ ＧＢＴである
。
領域〉が選択的に形成されている。このソース層４とト
ルイン層１にはさまれたベース層３の領域がチャネル形
成領域５であり、その上にゲート酸化膜６を介してゲー
ト電極７が備えられている。ゲート電極７の上には絶縁
膜８を介してソース電極９が設けられ、絶縁膜８の開口
部でベース層３およびソース層４に接触しているが、ベ
ース層３のソース電極９との接触部分には高濃度ベース
層（９４層〉１０が形成されている。また、高濃度ドレ
イン層２にはドレイン電極１１が接触してぃる。このｎ
チャネルＭＯ３ＦＥＴのｎ＋高濃度ドレイン層の代わり
にｐ＋層を形成したものがｎチャネルＩ ＧＢＴである
。
このような半導体装置においては、 ｎ＋ソース層４．
ｐ−ベース層３およびｎ−ドレイン層１からなる寄生ｎ
ｐｎ）ランジスタが存在し、ソース層４の下のベース層
３を電流が流れる際の電圧降下が大きいとこの寄生トラ
ンジスタがターンオンするので、Ｌ負荷耐量が低下する
。そこでｐ＋高濃度ソース層１０の拡散を深くする方法
、ベース層３にほう素を多く注入してソース層４の下側
部分の抵抗を下げる方法あるいはこの両者を併用するこ
とが行われる。
ｐ−ベース層３およびｎ−ドレイン層１からなる寄生ｎ
ｐｎ）ランジスタが存在し、ソース層４の下のベース層
３を電流が流れる際の電圧降下が大きいとこの寄生トラ
ンジスタがターンオンするので、Ｌ負荷耐量が低下する
。そこでｐ＋高濃度ソース層１０の拡散を深くする方法
、ベース層３にほう素を多く注入してソース層４の下側
部分の抵抗を下げる方法あるいはこの両者を併用するこ
とが行われる。
表面のＭＯ８構造のチャネル形成領域５にチャネルを形
成するためのスレッシュホルド電圧は、ｐ−ベース層３
の抵抗を下げるほど高くなる。
成するためのスレッシュホルド電圧は、ｐ−ベース層３
の抵抗を下げるほど高くなる。
例えばｐ−層３のほう素（Ｂ）８度が１０１５〜” ／
ｃｆｆｌのときにはスレッシュホルド電圧は４■であ
るが、５ＸｌＯ”／ｃ１１！にすると５．５Ｖｌ：ナル
。
ｃｆｆｌのときにはスレッシュホルド電圧は４■であ
るが、５ＸｌＯ”／ｃ１１！にすると５．５Ｖｌ：ナル
。
本発明の目的は、Ｌ負荷耐量を向上させるためにソース
層の下のベース層の抵抗を下げるときにもチャネル形成
のためのスレッシュホルド電圧が高くならない半導体装
置の製造方法を提供することにある。
層の下のベース層の抵抗を下げるときにもチャネル形成
のためのスレッシュホルド電圧が高くならない半導体装
置の製造方法を提供することにある。
上記の目的を達成するために、本発明は、第一導電形の
第一領域の表面部に選択的に第二導電形の第二領域が形
成され、第二領域の表面部に選択的に第一導電形の第三
領域が形成され、第二領域の第一領域および第三領域に
はさまれた領域をチャネル形成領域としてその上にゲー
ト絶縁膜を介してゲート電極が設けられる半導体装置の
製造方法において、第一領域の表面層に第一導電形のた
めの不純物を打込んだのち、選択的に第二導電形の第二
領域を形成するものとする。
第一領域の表面部に選択的に第二導電形の第二領域が形
成され、第二領域の表面部に選択的に第一導電形の第三
領域が形成され、第二領域の第一領域および第三領域に
はさまれた領域をチャネル形成領域としてその上にゲー
ト絶縁膜を介してゲート電極が設けられる半導体装置の
製造方法において、第一領域の表面層に第一導電形のた
めの不純物を打込んだのち、選択的に第二導電形の第二
領域を形成するものとする。
第一領域の表面層に打込まれた第一導電形のための不純
物は、そのあとで形成される第二領域の第二導電形のた
めの不純物の電気的作用を減少させる。従って第二領域
表面層の第二導電形のチャネル形成領域の実効的不純物
濃度が減少し、チャネル形成のためのスレッシュホルド
電圧の増加が抑制される。
物は、そのあとで形成される第二領域の第二導電形のた
めの不純物の電気的作用を減少させる。従って第二領域
表面層の第二導電形のチャネル形成領域の実効的不純物
濃度が減少し、チャネル形成のためのスレッシュホルド
電圧の増加が抑制される。
以下本発明の一実施例を第１図を引用して説明する。ｎ
“層２とｎ−層１からなるシリコン基板の ｎ−層１の
表面にひ素（＾Ｓ）イオンを注入する。
“層２とｎ−層１からなるシリコン基板の ｎ−層１の
表面にひ素（＾Ｓ）イオンを注入する。
図で点線の斜線１２で示したＡｓイオン注入領域のＡｓ
濃度は５×１０′６／ｃＩＩＩ程度になる。次にゲート
酸化膜６を形成し、その上に多結晶シリコンを堆積、パ
ターニングすることによりゲート電極７を形成する。次
いで、ゲート酸化膜６およびゲート電極７をマスクにし
て ｐ−層３のためのＢイオンを注入し、さらにレジス
トパターンを作成し、それをマスクにして ｐ＋層１０
のための深いＢイオン注入を行う。そしてｐ−層３．
ｐ“層１０の拡散のための加熱を行う。それにより深
さ４〜５μｍのｐ−層３゜深さ８μｍのｐ“層１０が生
ずる。このあと、ゲート酸化膜６．ゲート電極７および
レジストパターンをマスクにして深さ０．３μｍ程度の
ｎ＋層４のための＾Ｓイオンの注入、加熱を行い、ＰＳ
Ｇからなる絶縁膜の被覆、パターニングののち、Ａｌの
蒸着。
濃度は５×１０′６／ｃＩＩＩ程度になる。次にゲート
酸化膜６を形成し、その上に多結晶シリコンを堆積、パ
ターニングすることによりゲート電極７を形成する。次
いで、ゲート酸化膜６およびゲート電極７をマスクにし
て ｐ−層３のためのＢイオンを注入し、さらにレジス
トパターンを作成し、それをマスクにして ｐ＋層１０
のための深いＢイオン注入を行う。そしてｐ−層３．
ｐ“層１０の拡散のための加熱を行う。それにより深
さ４〜５μｍのｐ−層３゜深さ８μｍのｐ“層１０が生
ずる。このあと、ゲート酸化膜６．ゲート電極７および
レジストパターンをマスクにして深さ０．３μｍ程度の
ｎ＋層４のための＾Ｓイオンの注入、加熱を行い、ＰＳ
Ｇからなる絶縁膜の被覆、パターニングののち、Ａｌの
蒸着。
パターニングによりソース電極９を形成する。この場合
、 ｐ−層３（ＤＢ１度Ｉｔ ５ ＸＩＯ”／ｃｉｉ度
テあるが、表面層はＡｓイオン注入領域１２が存在する
ため高抵抗になり、チャネル形成領域５へのｎチャネル
形成のためのスレッシュホルド電圧は４ｖ以下に低くな
る。なお、ｎ゛層２代わりにｐ＋層を有する ＩＧＢＴ
においても以上と同様に実施できる。また、導電形を逆
にしたｐチャネルＭＯ３型半導体装置にも実施できる。
、 ｐ−層３（ＤＢ１度Ｉｔ ５ ＸＩＯ”／ｃｉｉ度
テあるが、表面層はＡｓイオン注入領域１２が存在する
ため高抵抗になり、チャネル形成領域５へのｎチャネル
形成のためのスレッシュホルド電圧は４ｖ以下に低くな
る。なお、ｎ゛層２代わりにｐ＋層を有する ＩＧＢＴ
においても以上と同様に実施できる。また、導電形を逆
にしたｐチャネルＭＯ３型半導体装置にも実施できる。
本発明によれば、寄生トランジスタをターンオンしに（
くするために表面層にチャネル形成領域を有するベース
層の不純物濃度を高め抵抗を下げた場合にチャネル形成
のためのスレッシュホルド電圧が増加する問題が、予め
表面層にベース層と反対の導電形のための不純物を打込
むことによりチャネル形成領域の抵抗を高めることによ
って解決することができた。この結果、Ｌ負荷耐量が高
く、かつＭＯ３構造のスレッシュホルド電圧の低いＭＯ
３型半導体装置を得ることができた。
くするために表面層にチャネル形成領域を有するベース
層の不純物濃度を高め抵抗を下げた場合にチャネル形成
のためのスレッシュホルド電圧が増加する問題が、予め
表面層にベース層と反対の導電形のための不純物を打込
むことによりチャネル形成領域の抵抗を高めることによ
って解決することができた。この結果、Ｌ負荷耐量が高
く、かつＭＯ３構造のスレッシュホルド電圧の低いＭＯ
３型半導体装置を得ることができた。
第１図は本発明の実施された縦型ＭＯ３ＦＥＴの断面図
である。 ｌｎ−ドレイン層（第一領域）、３ｐ−ベース層（第二
領域）、４ｎ＋ソ一ス層（第三領域）、５ チャネル形
成領域、６ ゲート酸化膜、７ゲート電極、１２ ＾
Ｓイオン注入領域。 〃 第１図
である。 ｌｎ−ドレイン層（第一領域）、３ｐ−ベース層（第二
領域）、４ｎ＋ソ一ス層（第三領域）、５ チャネル形
成領域、６ ゲート酸化膜、７ゲート電極、１２ ＾
Ｓイオン注入領域。 〃 第１図
Claims (1)
- １）第一導電形の第一領域の表面部に選択的に第二導電
形の第二領域が形成され、第二領域の表面部に選択的に
第一導電形の第三領域が形成され、第二領域の第一領域
および第三領域にはさまれた領域をチャネル形成領域と
してその上にゲート絶縁膜を介してゲート電極が設けら
れる半導体装置の製造方法において、第一領域の表面層
に第一導電形のための不純物を打込んだのち、選択的に
第二導電形の第二領域を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9036590A JPH03129743A (ja) | 1989-07-07 | 1990-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17594189 | 1989-07-07 | ||
| JP1-175941 | 1989-07-07 | ||
| JP9036590A JPH03129743A (ja) | 1989-07-07 | 1990-02-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129743A true JPH03129743A (ja) | 1991-06-03 |
Family
ID=16004936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9036590A Pending JPH03129743A (ja) | 1989-07-07 | 1990-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256368A (ja) * | 1991-02-08 | 1992-09-11 | Nec Yamagata Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
-
1990
- 1990-02-17 JP JP9036590A patent/JPH03129743A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150769A (ja) * | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256368A (ja) * | 1991-02-08 | 1992-09-11 | Nec Yamagata Ltd | 半導体装置 |
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