JPS60128656A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60128656A JPS60128656A JP58236162A JP23616283A JPS60128656A JP S60128656 A JPS60128656 A JP S60128656A JP 58236162 A JP58236162 A JP 58236162A JP 23616283 A JP23616283 A JP 23616283A JP S60128656 A JPS60128656 A JP S60128656A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- polycrystalline
- metal
- silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
- H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の利用分野〕
本発明は高速化、高集積化が可能な絶縁ゲ−１・電界効
果トランジスタ（以下ＭＯ８＋・ランジスタと略記する
）に関するものである。
果トランジスタ（以下ＭＯ８＋・ランジスタと略記する
）に関するものである。
Ｍｏ８）−ランジスタの性能改善のためにはチャネル長
を短くするとともに、ソース、ドレイン及びゲート電極
の寄生抵抗を減らすことが重要である。このため、第１
図に示されているように、ソース、ドレイン拡散層４の
上に選択的にタングステン等の金属やシリサイド６を形
成することが試みられている（例えば特願昭５８−５５
０７５号に報告されている）。しかし、この方法では金
属又はシリサイド層６が選択的にソース、ドレイン上に
形成された時、金属又はシリサイド層が横方向にも化学
反応で入り込み、ソース、トレイン間が短絡し、Ｃしま
うという問題点が生じる。さらに、金属又はシリサイド
層６とソース、トレイン層４との接触抵抗を低減するた
めには、ソース、ドレイン層４の不純物濃度は高くなけ
ればならず、このため、ソース、ドレイン拡散層の不純
物濃度を制御してＭｏ８＋−ランジスタのトレイン耐圧
を向上させるということが難しくなる。従って、第１図
に示すような従来構造でＭｏ８＋−ランジスタを高速化
、高集積化するには限界があった。
を短くするとともに、ソース、ドレイン及びゲート電極
の寄生抵抗を減らすことが重要である。このため、第１
図に示されているように、ソース、ドレイン拡散層４の
上に選択的にタングステン等の金属やシリサイド６を形
成することが試みられている（例えば特願昭５８−５５
０７５号に報告されている）。しかし、この方法では金
属又はシリサイド層６が選択的にソース、ドレイン上に
形成された時、金属又はシリサイド層が横方向にも化学
反応で入り込み、ソース、トレイン間が短絡し、Ｃしま
うという問題点が生じる。さらに、金属又はシリサイド
層６とソース、トレイン層４との接触抵抗を低減するた
めには、ソース、ドレイン層４の不純物濃度は高くなけ
ればならず、このため、ソース、ドレイン拡散層の不純
物濃度を制御してＭｏ８＋−ランジスタのトレイン耐圧
を向上させるということが難しくなる。従って、第１図
に示すような従来構造でＭｏ８＋−ランジスタを高速化
、高集積化するには限界があった。
本発明は上記従来技術の問題点を改善し、高速で高集積
化が可能なＭｏＳトランジスタ構造を提供するにある。
化が可能なＭｏＳトランジスタ構造を提供するにある。
本発明では上記目的を達成するために、ＭＯＳトランジ
スタの低濃度ソース、ドレイン上に多結晶シリコンを自
己整合的に形成し、さらに上記多結晶シリコン上に自己
整合的に低抵抗金属又はシリサイド層を形成することを
特徴としている。
スタの低濃度ソース、ドレイン上に多結晶シリコンを自
己整合的に形成し、さらに上記多結晶シリコン上に自己
整合的に低抵抗金属又はシリサイド層を形成することを
特徴としている。
以下、本発明の詳細な説明を実施例を用いて行なう。
第２図は高速で高集積化が可能な本発明によるＭＯＳト
ランジスタの断面構造図である。同図に合深さが１０〜
ｓｏｏｎｍのｎ形ソース、ドレイン層１１があり、さら
にシリコン基板表面上には５〜５０ｎｍの薄いゲート絶
縁膜１４と多結晶シリコンや金属或いはシリサイドによ
るグー１〜？！！極８が存在する。また、低濃度ソース
、ドレイン１１上には高濃度のｎ形多結晶シリコン１２
があり、さらにこの多結晶シリコン１２上には低抵抗の
タングステン等の金属或いはシリサイド１′３が形成さ
れている５本構造を有するＭＯ８Ｉ〜ランジスタの特徴
は以下の通りである。
ランジスタの断面構造図である。同図に合深さが１０〜
ｓｏｏｎｍのｎ形ソース、ドレイン層１１があり、さら
にシリコン基板表面上には５〜５０ｎｍの薄いゲート絶
縁膜１４と多結晶シリコンや金属或いはシリサイドによ
るグー１〜？！！極８が存在する。また、低濃度ソース
、ドレイン１１上には高濃度のｎ形多結晶シリコン１２
があり、さらにこの多結晶シリコン１２上には低抵抗の
タングステン等の金属或いはシリサイド１′３が形成さ
れている５本構造を有するＭＯ８Ｉ〜ランジスタの特徴
は以下の通りである。
１）ソース、ドレイン領域１１は不純物濃度が低いため
、ドレイン領域にも空乏層が延びてきて、ゲート絶縁膜
下に形成されるチャネル領域の電界が緩和されてソース
、ドレイン間耐圧が向上する。このため、短チャネルＭ
Ｏ８）−ランジスタで問題となるホットキャリア・（高
エネルギーを有する電子又は正孔）がゲート絶縁膜に注
入されることがなく、Ｍ９Ｓｌ−ランジスタ動作上の信
頼度が大幅に向上する。
、ドレイン領域にも空乏層が延びてきて、ゲート絶縁膜
下に形成されるチャネル領域の電界が緩和されてソース
、ドレイン間耐圧が向上する。このため、短チャネルＭ
Ｏ８）−ランジスタで問題となるホットキャリア・（高
エネルギーを有する電子又は正孔）がゲート絶縁膜に注
入されることがなく、Ｍ９Ｓｌ−ランジスタ動作上の信
頼度が大幅に向上する。
２）ソース、ドレイン１１の上には低抵抗の金属やシリ
サイド層１３が形成されているため、ソース、ドレイン
抵抗が小さくなり、ＭＯＳトランジスタの相互コンダク
タンスの劣化がなく、高速化が可能となる。
サイド層１３が形成されているため、ソース、ドレイン
抵抗が小さくなり、ＭＯＳトランジスタの相互コンダク
タンスの劣化がなく、高速化が可能となる。
３）低抵抗金属或いはシリサイド層１３は低濃度ソース
、ドレイン領域１１には直接接することなく、高濃度多
結晶シリコン１２を介して接している。従って、金属或
いはシリサイド層１３と高濃度多結晶シリコンとの間の
接触抵抗は小さく、ｌ）で述べた高耐圧構造とこの低抵
抗構造が整合よく形成される。
、ドレイン領域１１には直接接することなく、高濃度多
結晶シリコン１２を介して接している。従って、金属或
いはシリサイド層１３と高濃度多結晶シリコンとの間の
接触抵抗は小さく、ｌ）で述べた高耐圧構造とこの低抵
抗構造が整合よく形成される。
４）低抵抗金属或いはシリサイド層１３が多結晶シリコ
ン１２上に形成されているため、第１図に示した従来構
造のところで述べたように金属或いはシリサイド層のゲ
ート絶縁膜下での横方向の侵入はない。従って、本構造
によりＭＯＳトランジスタの短チヤネル化とソース、ド
レインの低抵抗化が同時に実現される。
ン１２上に形成されているため、第１図に示した従来構
造のところで述べたように金属或いはシリサイド層のゲ
ート絶縁膜下での横方向の侵入はない。従って、本構造
によりＭＯＳトランジスタの短チヤネル化とソース、ド
レインの低抵抗化が同時に実現される。
５）ソース、ドレイン１１上の多結晶シリコン１２がゲ
ート電極８とほぼ同じ高さに形成されているため、ＭＯ
Ｓトランジスタの表面が平坦化され、ＭＯＳトランジス
タの製造プロセス上好ましい。
ート電極８とほぼ同じ高さに形成されているため、ＭＯ
Ｓトランジスタの表面が平坦化され、ＭＯＳトランジス
タの製造プロセス上好ましい。
６）ソース、ドレイン上には低抵抗金属やシリサイド１
３が形成されているため、ソース、ドレイン上にアルミ
ニウム等による電極を形成した場合、アルミニウムとシ
リコン基板との合金反応を防ぐことができ、さらにアル
ミニム等による電極とソース、ドレインとの電極孔接触
抵抗も低減される。
３が形成されているため、ソース、ドレイン上にアルミ
ニウム等による電極を形成した場合、アルミニウムとシ
リコン基板との合金反応を防ぐことができ、さらにアル
ミニム等による電極とソース、ドレインとの電極孔接触
抵抗も低減される。
以下に本発明によるＭＯＳ ｌ−ランジスタの製造方法
を第３図を用いて説明する。まず、Ｐ形シリコン甚板’
７−にに厚さ０．１〜１．０μｍの厚い酸化膜を形成し
た後、能動領域となるところの上記酸化膜を削除し、フ
ィールド酸化膜１０を形成する。その後５３〜’５０ｎ
ｍの薄いゲート絶縁膜１５を能動領域に形成する（第３
図Ａ）。その後、２００ ＫｅＶ以上の高エネルギーで
ボロン等のＰ形不純物を１０ ”□Ｏｃ’ｒＸフィール
ド酸化膜１０及びゲート絶Ｂ１Ｍ１５を通してイオン打
ち込みし、シリコン基板表面にｐ影領域１６を形成する
（第３図Ｂ）にのｐ影領域１６はフィールド酸化膜ｌｏ
下では寄生Ｍ ０ Ｓ トランジスタの発生を防ぐチャ
ポルストッパ−として働き、ゲーＩ−４！８１ｆｔ（膜
１５下ではＭＯ３Ｉ−ランジスタのしきい値電圧制御と
パンチスルーストッパとして働く。次に、タングステン
等の金属やシリサイド或いは多結晶シリコンによるゲー
ト電極１７を絶縁膜１８をマスクとして加工形成する。
を第３図を用いて説明する。まず、Ｐ形シリコン甚板’
７−にに厚さ０．１〜１．０μｍの厚い酸化膜を形成し
た後、能動領域となるところの上記酸化膜を削除し、フ
ィールド酸化膜１０を形成する。その後５３〜’５０ｎ
ｍの薄いゲート絶縁膜１５を能動領域に形成する（第３
図Ａ）。その後、２００ ＫｅＶ以上の高エネルギーで
ボロン等のＰ形不純物を１０ ”□Ｏｃ’ｒＸフィール
ド酸化膜１０及びゲート絶Ｂ１Ｍ１５を通してイオン打
ち込みし、シリコン基板表面にｐ影領域１６を形成する
（第３図Ｂ）にのｐ影領域１６はフィールド酸化膜ｌｏ
下では寄生Ｍ ０ Ｓ トランジスタの発生を防ぐチャ
ポルストッパ−として働き、ゲーＩ−４！８１ｆｔ（膜
１５下ではＭＯ３Ｉ−ランジスタのしきい値電圧制御と
パンチスルーストッパとして働く。次に、タングステン
等の金属やシリサイド或いは多結晶シリコンによるゲー
ト電極１７を絶縁膜１８をマスクとして加工形成する。
その後、りんやひ素等の■！形不純物を１０〜１０ｃＭ
イオン打ち込みし、低濃度ソース、トレイン領域１９を
形成する（第３図Ｃ）。
イオン打ち込みし、低濃度ソース、トレイン領域１９を
形成する（第３図Ｃ）。
次に厚さ０．１〜０．５μｍの絶縁膜２０を化学気相反
応等により形成しく第３図Ｄ）、その後、異方性エツチ
ングにより上記絶縁膜２０をエツチングして段差部にの
みスペース２１として残す。次に。
応等により形成しく第３図Ｄ）、その後、異方性エツチ
ングにより上記絶縁膜２０をエツチングして段差部にの
みスペース２１として残す。次に。
高濃度のｎ形多結晶シリコン２２を０．１〜１．０μｍ
の厚さでソース、ドレイン領域１９上に形成する。
の厚さでソース、ドレイン領域１９上に形成する。
この多結晶シリコン２２をソース、ドレイン１９上にの
み形成する方法としては、選択的化学気相反応法や、通
常の化学気相反応法による膜堆積後のドライエツチング
による自己整合形の埋め込み法がある。次に、多結晶シ
リコン層２２上に選択的にタングステン等の金属やシリ
サイド層２３を形成する（第３図Ｅ）。最後に、ＰＳＧ
や窒化膜等による保護膜２４を形成し、電極孔と電極２
５を形成する（第３図Ｆ）。
み形成する方法としては、選択的化学気相反応法や、通
常の化学気相反応法による膜堆積後のドライエツチング
による自己整合形の埋め込み法がある。次に、多結晶シ
リコン層２２上に選択的にタングステン等の金属やシリ
サイド層２３を形成する（第３図Ｅ）。最後に、ＰＳＧ
や窒化膜等による保護膜２４を形成し、電極孔と電極２
５を形成する（第３図Ｆ）。
なお、本発明の特徴を有する他の構造としては、第４図
に示すように、フィールド酸化膜の代りにグー１−電極
と同じ構造２４を形成し、これを接地電位として用いる
ことも可能である。
に示すように、フィールド酸化膜の代りにグー１−電極
と同じ構造２４を形成し、これを接地電位として用いる
ことも可能である。
本発明によれば、ＭＯＳ）−ランジスタの高耐圧化、短
チヤネル化による高速化高集デ化ソース、ドレイン抵抗
低減による高集積化が可能であり、その製造プロセスも
自己整合法を有効に用いることにより簡略化でき、製造
コストの低減化が可能である。従って、本発明により１
．０〜０．１μｍの寸法を有する微細ＭＯＳトランジス
タ及びそれを用いた大規模集積回路が実現できる。
チヤネル化による高速化高集デ化ソース、ドレイン抵抗
低減による高集積化が可能であり、その製造プロセスも
自己整合法を有効に用いることにより簡略化でき、製造
コストの低減化が可能である。従って、本発明により１
．０〜０．１μｍの寸法を有する微細ＭＯＳトランジス
タ及びそれを用いた大規模集積回路が実現できる。
なお、本発明は実施例に限定されることなく、本発明の
思想を逸脱しない範囲で種々変更が可能である。例えば
、本発明によるＭＯ８＋−ランジスタはＣＭＯ８栂造の
ウェルの中に形成されてもよく、又ＰチャネルＭｏｓ＋
−ランジスタであってもよい。
思想を逸脱しない範囲で種々変更が可能である。例えば
、本発明によるＭＯ８＋−ランジスタはＣＭＯ８栂造の
ウェルの中に形成されてもよく、又ＰチャネルＭｏｓ＋
−ランジスタであってもよい。
第１図は従来構造の断面図、第２図は本発明における実
施例の断面図、第３図は本発明による実施例の製造工程
を工程順に示す断面図、第４図は本発明による他の実施
例を示す断面図である。 １−２７・・・シリコン基板、２，８．１７・・・ゲー
ト電極、５，１４．１５・・・ゲート絶縁膜、４，１１
゜１９・・・ソース・ドレイン領域、６，１３．２３・
・・低抵抗金属又はシリサイド、３，９，１８，２０゜
２１．２４・・・絶縁膜、１２．２２・・・多結晶シリ
コ瑳１の ２ 茅 ２ 図 第３０ 第１頁の続き ■発明者 和１）恭雄 国イ 央（ ＠発明者 水量 喜夫 国づ 央（ す寺市東恋ケ窪１丁目２８幡地 株式会社日立製作所中
汗究所内 す寺市東恋ケ窪１丁目２８幡地 株式会社日立製作所中
斤究所内
施例の断面図、第３図は本発明による実施例の製造工程
を工程順に示す断面図、第４図は本発明による他の実施
例を示す断面図である。 １−２７・・・シリコン基板、２，８．１７・・・ゲー
ト電極、５，１４．１５・・・ゲート絶縁膜、４，１１
゜１９・・・ソース・ドレイン領域、６，１３．２３・
・・低抵抗金属又はシリサイド、３，９，１８，２０゜
２１．２４・・・絶縁膜、１２．２２・・・多結晶シリ
コ瑳１の ２ 茅 ２ 図 第３０ 第１頁の続き ■発明者 和１）恭雄 国イ 央（ ＠発明者 水量 喜夫 国づ 央（ す寺市東恋ケ窪１丁目２８幡地 株式会社日立製作所中
汗究所内 す寺市東恋ケ窪１丁目２８幡地 株式会社日立製作所中
斤究所内
Claims (1)
- 第１導電形の半導体基板と薄いゲ・−１〜絶縁膜を介し
て設けられたゲート電極を有する絶縁ゲート電界効果ト
ランジスタにおいて、上記半導体基板表面に第２導電形
の低不純物濃度ソース、ドレインが設けられる、さらに
上記ソース、ドレイン上に第２導電形の高不純物濃度多
結晶半導体と低抵抗の金属或いはシリサイドが形成され
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236162A JPS60128656A (ja) | 1983-12-16 | 1983-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236162A JPS60128656A (ja) | 1983-12-16 | 1983-12-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128656A true JPS60128656A (ja) | 1985-07-09 |
Family
ID=16996684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58236162A Pending JPS60128656A (ja) | 1983-12-16 | 1983-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164059A (ja) * | 1988-10-24 | 1990-06-25 | Internatl Business Mach Corp <Ibm> | 半導体デバイスの形成方法 |
| US5571735A (en) * | 1994-06-21 | 1996-11-05 | Nec Corporation | Method of manufacturing a semiconducter device capable of easily forming metal silicide films on source and drain regions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286086A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Field effect transistor |
| JPS57196573A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Manufacture of mos type semiconductor device |
-
1983
- 1983-12-16 JP JP58236162A patent/JPS60128656A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286086A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Field effect transistor |
| JPS57196573A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Manufacture of mos type semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164059A (ja) * | 1988-10-24 | 1990-06-25 | Internatl Business Mach Corp <Ibm> | 半導体デバイスの形成方法 |
| US5571735A (en) * | 1994-06-21 | 1996-11-05 | Nec Corporation | Method of manufacturing a semiconducter device capable of easily forming metal silicide films on source and drain regions |
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