JPH03129900A - 半導体集積回路装置の実装方法および実装装置 - Google Patents
半導体集積回路装置の実装方法および実装装置Info
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- JPH03129900A JPH03129900A JP1268640A JP26864089A JPH03129900A JP H03129900 A JPH03129900 A JP H03129900A JP 1268640 A JP1268640 A JP 1268640A JP 26864089 A JP26864089 A JP 26864089A JP H03129900 A JPH03129900 A JP H03129900A
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- Japan
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- solder paste
- package
- mounting
- lsi package
- lsi
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/3465—Application of solder
- H05K3/3485—Application of solder paste, slurry or powder
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
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- Supply And Installment Of Electrical Components (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の実装技術に関し、特に
表面実装形ＬＳＩパッケージの実装技術に関するもので
ある。
表面実装形ＬＳＩパッケージの実装技術に関するもので
ある。
Ｓ ＯＰ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ Ｐａｃｋａ
ｇｅ） Ｓ ＯＪ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ
Ｊ−１ｅａｄ ｐａｃｋａｇｅ）、Ｑ Ｆ Ｐ （Ｑ
ｕａｄ Ｆｌａｔｐａｃｋａｇｅ）などの表面実装形Ｌ
ＳＩパッケージを印刷配線板等の基板に実装するには、
あらかじめ基板のランド（電極）上に適量の半田ペース
ト（半田クリーム）を塗布した後、チップマウント装置
を用いてＬＳＩパッケージのリードを前記ランド上に位
冒決めし、その後リフロー炉内で半田ペーストをリフロ
ーする方法が一船的に用いられている。
ｇｅ） Ｓ ＯＪ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ
Ｊ−１ｅａｄ ｐａｃｋａｇｅ）、Ｑ Ｆ Ｐ （Ｑ
ｕａｄ Ｆｌａｔｐａｃｋａｇｅ）などの表面実装形Ｌ
ＳＩパッケージを印刷配線板等の基板に実装するには、
あらかじめ基板のランド（電極）上に適量の半田ペース
ト（半田クリーム）を塗布した後、チップマウント装置
を用いてＬＳＩパッケージのリードを前記ランド上に位
冒決めし、その後リフロー炉内で半田ペーストをリフロ
ーする方法が一船的に用いられている。
基板のランド上に半田ペーストを塗布する方法としでは
、スクリーン印刷法やデイスペンサを用いる方法などが
知られているが、デイスペンサによる方法は塗布に時間
がかかるという欠点があるため、半田ペーストを一括し
て塗布することができるスクリーン印刷法が主に用いら
れている。
、スクリーン印刷法やデイスペンサを用いる方法などが
知られているが、デイスペンサによる方法は塗布に時間
がかかるという欠点があるため、半田ペーストを一括し
て塗布することができるスクリーン印刷法が主に用いら
れている。
なお、表面実装形ＬＳＩパッケージの実装技術について
は、例えば応用技術出版株式会社、１９８８年１１月１
６日発行の「表面実装形ＬＳＩパッケージの実装技術と
その信頼性向上ＪＰ３３６〜Ｐ３４５に記載されている
。
は、例えば応用技術出版株式会社、１９８８年１１月１
６日発行の「表面実装形ＬＳＩパッケージの実装技術と
その信頼性向上ＪＰ３３６〜Ｐ３４５に記載されている
。
近年、ＬＳＩパッケージの多ピン化に伴ってリード幅や
リード間ピッチが狭小化するにつれて、スクリーン印刷
法をはじめとする従来の半田ペースト塗布方法では、半
田塗布量や位置合わせの精密な制御が困難になっており
、そのため半田量不足によるリード−電極間の断線や、
半田量過剰によるリード間の短絡（半田ブリッジ）など
の不良が深刻な問題となっている。
リード間ピッチが狭小化するにつれて、スクリーン印刷
法をはじめとする従来の半田ペースト塗布方法では、半
田塗布量や位置合わせの精密な制御が困難になっており
、そのため半田量不足によるリード−電極間の断線や、
半田量過剰によるリード間の短絡（半田ブリッジ）など
の不良が深刻な問題となっている。
また、スクリーン印刷をはじめとする従来の半田ペース
ト塗布作業は、チップマウント−リフロー工程のライン
から外れた、いわゆるバッチ処理で行われるため、これ
が実装工程の一貫化を妨げる原因となっている。
ト塗布作業は、チップマウント−リフロー工程のライン
から外れた、いわゆるバッチ処理で行われるため、これ
が実装工程の一貫化を妨げる原因となっている。
本発明の目的は、表面実装形ＬＳＩパッケージの実装歩
留りを向上させることのできる技術を提供することにあ
る。
留りを向上させることのできる技術を提供することにあ
る。
本発明の他の目的は、表面実装形ＬＳＩパッケージの実
装工程を一貫化することのできる技術を提供することに
ある。
装工程を一貫化することのできる技術を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本願の一発明は、表面実装形ＬＳＩパッケージのリード
にあらかじめ適量の半田ペーストを一括して供給した後
、前記ＬＳＩパッケージを基板に載置し、次いで前記半
田ペーストをリフローすることによって、前記ＬＳＩパ
ッケージを基板に実装する方法である。
にあらかじめ適量の半田ペーストを一括して供給した後
、前記ＬＳＩパッケージを基板に載置し、次いで前記半
田ペーストをリフローすることによって、前記ＬＳＩパ
ッケージを基板に実装する方法である。
本願の他の発明は、表面実装形のＬＳＩパッケージを供
給するパッケージ供給機構と、前記ＬＳＩパッケージの
リードに所定量の半田ペーストを一括して供給する半田
ペースト定量供給機構と５、前記半田ペーストが被着さ
れたＬＳＩパッケージを基板に載置するチップマウント
機構と、前記パッケージ供給機構、半田ペースト定量供
給機構およびチップマウント機構の間を移動するパッケ
ージ保持機構とを備えた実装装置である。
給するパッケージ供給機構と、前記ＬＳＩパッケージの
リードに所定量の半田ペーストを一括して供給する半田
ペースト定量供給機構と５、前記半田ペーストが被着さ
れたＬＳＩパッケージを基板に載置するチップマウント
機構と、前記パッケージ供給機構、半田ペースト定量供
給機構およびチップマウント機構の間を移動するパッケ
ージ保持機構とを備えた実装装置である。
前記第一の発明によれば、ＬＳＩパッケージのリードに
半田ペーストが直接被着されるので、半田塗布量の精密
な制御が容易になるとともに、半田ペーストを塗布する
際の位置合わせも不要となり、半田量の過不足に起因す
る不良率を低減することができる。
半田ペーストが直接被着されるので、半田塗布量の精密
な制御が容易になるとともに、半田ペーストを塗布する
際の位置合わせも不要となり、半田量の過不足に起因す
る不良率を低減することができる。
前記第二の発明によれば、半田ペースト塗布作業がチッ
プマウント−リフロー工程のラインに組み込まれるので
、実装工程の一貫化を実現することができる。
プマウント−リフロー工程のラインに組み込まれるので
、実装工程の一貫化を実現することができる。
第４図は、本発明にある半導体集積回路装置の実装方法
の一実施例で用いる実装装置１の要部を示している。
の一実施例で用いる実装装置１の要部を示している。
この戸袋装置１は、パッケージ供給機構２と、半田ペー
スト定量供給機構３と、チップマウント機構４と、前記
パッケージ供給機構２、半田ペースト定量供給機構３お
よびチップマウント機構４の間を搬送系５を介して移動
するパッケージ保持機構６とで構成されている。
スト定量供給機構３と、チップマウント機構４と、前記
パッケージ供給機構２、半田ペースト定量供給機構３お
よびチップマウント機構４の間を搬送系５を介して移動
するパッケージ保持機構６とで構成されている。
パッケージ供給機構２は、所定数のＬＳＩパッケージ７
を収容したトレイ８を載置するＸＹテーブル９ａを備え
ており、前記トレイ８は、このＸＹテーブル９ａを介し
て図示しないローダ部から実装装置１に搬送されてくる
。前記ＬＳＩパッケージ７は、例えば第５図に示′ｔ″
：ＳＯＪである。この表面実装形ＬＳＩパッケージ（Ｓ
ＯＪ）７は、例えばエポキシ樹脂からなるパッケージ本
体１０の側面から突出した複数本のリード１１を３字形
に折り曲げた構造を有している。パッケージ本体１０の
内部には、例えば４メガピツ） （Ｍｂｉｔ） Ｄ Ｒ
ＡＭ、１６メガビツトＤＲＡＭなどのメモリＬＳＩを形
成した半導体チップ（図示せず）が封止されている。
を収容したトレイ８を載置するＸＹテーブル９ａを備え
ており、前記トレイ８は、このＸＹテーブル９ａを介し
て図示しないローダ部から実装装置１に搬送されてくる
。前記ＬＳＩパッケージ７は、例えば第５図に示′ｔ″
：ＳＯＪである。この表面実装形ＬＳＩパッケージ（Ｓ
ＯＪ）７は、例えばエポキシ樹脂からなるパッケージ本
体１０の側面から突出した複数本のリード１１を３字形
に折り曲げた構造を有している。パッケージ本体１０の
内部には、例えば４メガピツ） （Ｍｂｉｔ） Ｄ Ｒ
ＡＭ、１６メガビツトＤＲＡＭなどのメモリＬＳＩを形
成した半導体チップ（図示せず）が封止されている。
前記パッケージ供給機構２に隣接して設けられた半田ペ
ースト定量供給機構３は、前記ＬＳＩパッケージ７のリ
ード１１に所定量の半田ペースト１２を一括供給する装
置であり、その上面には、常に一定の膜厚（例えば１５
０〜２５０μｍ程度）を有する半田ペース）１２が供給
されるようになっている。この半田ペースト１２は、例
えば６０重量％程度のＳｎを含有するＰ ｂ ／ Ｓ
ｎ合金の粉末とフラックスとの混合物である。
ースト定量供給機構３は、前記ＬＳＩパッケージ７のリ
ード１１に所定量の半田ペースト１２を一括供給する装
置であり、その上面には、常に一定の膜厚（例えば１５
０〜２５０μｍ程度）を有する半田ペース）１２が供給
されるようになっている。この半田ペースト１２は、例
えば６０重量％程度のＳｎを含有するＰ ｂ ／ Ｓ
ｎ合金の粉末とフラックスとの混合物である。
前記半田ペースト定量供給機構３に隣接して設けられた
チップマウント機構４は、半田ペースト１２が被着され
たＬＳＩパッケージ７を印刷配線板などの基板１３の所
定箇所に正確に載置する装置である。チップマウント機
構４は、前記基板１３を載置するＸＹ子テーブルｂを備
えている。基板１３は、このＸＹ子テーブルｂを介して
図示しないローダ部から実装装置１に供給され、ＬＳＩ
パッケージ７が載置された後は、このＸＹ子テーブルｂ
を介してリフロー炉に搬送される。
チップマウント機構４は、半田ペースト１２が被着され
たＬＳＩパッケージ７を印刷配線板などの基板１３の所
定箇所に正確に載置する装置である。チップマウント機
構４は、前記基板１３を載置するＸＹ子テーブルｂを備
えている。基板１３は、このＸＹ子テーブルｂを介して
図示しないローダ部から実装装置１に供給され、ＬＳＩ
パッケージ７が載置された後は、このＸＹ子テーブルｂ
を介してリフロー炉に搬送される。
本実施例の実装装置１においては、パッケージ供給機構
２に搬送されたＬＳＩパッケージ７が、パッケージ保持
機構６の下端部に吸着保持された状態で半田ペースト定
量供給機構３、次いでチップマウント機構４に順次搬送
され、半田ペースト１２の塗布および基板１３へのマウ
ントが一貫して行われる。従って、この実装装置１を使
用することにより、半田ペースト塗布作業をチップマウ
ント−リフロー工程のラインに組み込むことができるの
で、半田ペースト塗布−チツブマウント−リフローの全
工程を一貫して行うことができる。
２に搬送されたＬＳＩパッケージ７が、パッケージ保持
機構６の下端部に吸着保持された状態で半田ペースト定
量供給機構３、次いでチップマウント機構４に順次搬送
され、半田ペースト１２の塗布および基板１３へのマウ
ントが一貫して行われる。従って、この実装装置１を使
用することにより、半田ペースト塗布作業をチップマウ
ント−リフロー工程のラインに組み込むことができるの
で、半田ペースト塗布−チツブマウント−リフローの全
工程を一貫して行うことができる。
また、本実施例の実装装置１は、従来のチップマウント
装置の一部に半田ペースト定量供給機構３を増設した構
成になっているため、既成のチップマウント装置の一部
を改造するだけで容易に作製が可能である。
装置の一部に半田ペースト定量供給機構３を増設した構
成になっているため、既成のチップマウント装置の一部
を改造するだけで容易に作製が可能である。
次に、前記実装装置１を用いた本実施例の実装方法を説
明する。
明する。
まず、パッケージ供給機構２のＸＹ子テーブルａに載置
されたトレイ８の中の一つのＬＳＩパッケージ７がパッ
ケージ保持機構６によってピックアップされ、半田ペー
スト定量供給機構３の上方に搬送される。そして、第１
図および第２図に示すように、パッケージ保持機構６が
半田ペースト１２上に下降し、ＬＳＩパッケージ７のリ
ード１１に適量の半田ペースト１２を一括して供給した
後、再度上昇する。
されたトレイ８の中の一つのＬＳＩパッケージ７がパッ
ケージ保持機構６によってピックアップされ、半田ペー
スト定量供給機構３の上方に搬送される。そして、第１
図および第２図に示すように、パッケージ保持機構６が
半田ペースト１２上に下降し、ＬＳＩパッケージ７のリ
ード１１に適量の半田ペースト１２を一括して供給した
後、再度上昇する。
次に、ＬＳＩパッケージ７は、パッケージ保持機構６に
よってチップマウント機構４の上方に搬送される。そし
て、第３図に示すように、パッケージ保持機構６が基板
１３上に下降し、半田ペースト１２が被着されたリード
１１を基板１３、のランド１４上に正確に位置決めする
。
よってチップマウント機構４の上方に搬送される。そし
て、第３図に示すように、パッケージ保持機構６が基板
１３上に下降し、半田ペースト１２が被着されたリード
１１を基板１３、のランド１４上に正確に位置決めする
。
このようにして、トレイ８の中のＬＳＩパフケージ７が
一つずつ半田ペースト定量供給機構３、次いでチップマ
ウント機構４に搬送され、半田ペースト１２の塗布およ
び基板１３へのマウントが繰り返して行われる。その後
、所定数のＬＳＩパッケージ７が載置された基板１３は
、リフロー炉に搬送され、半田ペースト１２のリフロー
が行われる。
一つずつ半田ペースト定量供給機構３、次いでチップマ
ウント機構４に搬送され、半田ペースト１２の塗布およ
び基板１３へのマウントが繰り返して行われる。その後
、所定数のＬＳＩパッケージ７が載置された基板１３は
、リフロー炉に搬送され、半田ペースト１２のリフロー
が行われる。
このように、本実施例の実装方法によれば、ＬＳＩ／（
ッケージ７のリード１１に半田ペースト１２を直接被着
することにより、半田塗布量の精密な制御が容易になる
とともに、半田ペースト１２を塗布する際の位置合わせ
も不要となる結果、半田量の過不足に起因する実装不良
率が低減され、ＬＳＩパッケージ７の実装歩留りを向上
させることができる。
ッケージ７のリード１１に半田ペースト１２を直接被着
することにより、半田塗布量の精密な制御が容易になる
とともに、半田ペースト１２を塗布する際の位置合わせ
も不要となる結果、半田量の過不足に起因する実装不良
率が低減され、ＬＳＩパッケージ７の実装歩留りを向上
させることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
ＬＳＩパッケージは、ＳＯＪに限定されるものではなく
、５ＯＰＳＱＦＰなど、各種の表面実装形ＬＳＩパッケ
ージが適用可能である。
、５ＯＰＳＱＦＰなど、各種の表面実装形ＬＳＩパッケ
ージが適用可能である。
実装装置のパッケージ保持機構は、真空吸着方式に限定
されるものではなく、例えばロボットハンドのようなメ
カニカルな機構であってもよい。
されるものではなく、例えばロボットハンドのようなメ
カニカルな機構であってもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
（１）０表面実装形ＬＳＩパッケージのリードにあらか
じめ適量の半田ペーストを一括して供給した後、前記Ｌ
ＳＩパッケージを基板に載置し、次いで前記半田ペース
トをリフローすることによって、前記ＬＳＩパッケージ
を基板に実装する本発明の実装方法によれば、半田量の
過不足に起因する実装不良率を低減することができるの
で、表面実装形ＬＳＩパッケージの実装歩留りを向上さ
せることができる。
じめ適量の半田ペーストを一括して供給した後、前記Ｌ
ＳＩパッケージを基板に載置し、次いで前記半田ペース
トをリフローすることによって、前記ＬＳＩパッケージ
を基板に実装する本発明の実装方法によれば、半田量の
過不足に起因する実装不良率を低減することができるの
で、表面実装形ＬＳＩパッケージの実装歩留りを向上さ
せることができる。
（２）３表面実装形のＬＳＩパッケージを供給するパッ
ケージ供給機構と、前記ＬＳＩパッケージのリードに所
定量の半田ペーストを一括して供給する半田ペースト定
量供給機構と、前記半田ペーストが被着されたＬＳＩパ
ッケージを基板に載置するチップマウント機構と、前記
パッケージ供給機構、半田ペースト定量供給機構および
チップマウント機構の間を移動するパッケージ保持機構
とを備えた本発明の実装装置によれば、半田ペースト塗
布作業をチップマウント−リフロー工程のラインに組み
込むことができるので、実装工程の一貫化を実現するこ
とができる。
ケージ供給機構と、前記ＬＳＩパッケージのリードに所
定量の半田ペーストを一括して供給する半田ペースト定
量供給機構と、前記半田ペーストが被着されたＬＳＩパ
ッケージを基板に載置するチップマウント機構と、前記
パッケージ供給機構、半田ペースト定量供給機構および
チップマウント機構の間を移動するパッケージ保持機構
とを備えた本発明の実装装置によれば、半田ペースト塗
布作業をチップマウント−リフロー工程のラインに組み
込むことができるので、実装工程の一貫化を実現するこ
とができる。
第１図乃至第３図は、本発明の一実施例である半導体集
積回路装置の実装方法を示す工程図、第４図は、本発明
の一実施例である半導体集積回路装置の実装装置の要部
を示す略正面図、第５１！ｌは、表面実装形ＬＳＩパッ
ケージの斜視図である。 １・・・実装装置、２・・・パッケージ供給機構、３・
・・半田ペースト定量供給機構、４・・・チップマウン
ト機構、５・・・搬送系、６・・・パッケージ保持機構
、７・・・ＬＳＩパッケージ、８・・・トレイ、９ａ、
９ｂ・・・ＸＹ子テーブル１０・・・パッケージ本体、
１１・・・リード、１２・・・半田ペースト、１３・・
・基板、１４・・・ランド。
積回路装置の実装方法を示す工程図、第４図は、本発明
の一実施例である半導体集積回路装置の実装装置の要部
を示す略正面図、第５１！ｌは、表面実装形ＬＳＩパッ
ケージの斜視図である。 １・・・実装装置、２・・・パッケージ供給機構、３・
・・半田ペースト定量供給機構、４・・・チップマウン
ト機構、５・・・搬送系、６・・・パッケージ保持機構
、７・・・ＬＳＩパッケージ、８・・・トレイ、９ａ、
９ｂ・・・ＸＹ子テーブル１０・・・パッケージ本体、
１１・・・リード、１２・・・半田ペースト、１３・・
・基板、１４・・・ランド。
Claims (3)
- １．表面実装形のＬＳＩパッケージを基板に実装するに
際し、あらかじめＬＳＩパッケージのリードに適量の半
田ペーストを一括して供給し、次いで前記ＬＳＩパッケ
ージを基板に載置した後、前記半田ペーストをリフロー
することを特徴とする半導体集積回路装置の実装方法。 - ２．表面実装形のＬＳＩパッケージを供給するパッケー
ジ供給機構と、前記ＬＳＩパッケージのリードに所定量
の半田ペーストを一括して供給する半田ペースト定量供
給機構と、前記半田ペーストが被着されたＬＳＩパッケ
ージを基板に載置するチップマウント機構と、前記パッ
ケージ供給機構、半田ペースト定量供給機構およびチッ
プマウント機構の間を移動するパッケージ保持機構とを
備えていることを特徴とする半導体集積回路装置の実装
装置。 - ３．前記半田ペースト定量供給機構をチップマウント装
置の一部に設けたことを特徴とする請求項２記載の半導
体集積回路装置の実装装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268640A JP2818221B2 (ja) | 1989-10-16 | 1989-10-16 | 半導体集積回路装置の実装方法および実装装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268640A JP2818221B2 (ja) | 1989-10-16 | 1989-10-16 | 半導体集積回路装置の実装方法および実装装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129900A true JPH03129900A (ja) | 1991-06-03 |
| JP2818221B2 JP2818221B2 (ja) | 1998-10-30 |
Family
ID=17461361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268640A Expired - Fee Related JP2818221B2 (ja) | 1989-10-16 | 1989-10-16 | 半導体集積回路装置の実装方法および実装装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818221B2 (ja) |
-
1989
- 1989-10-16 JP JP1268640A patent/JP2818221B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2818221B2 (ja) | 1998-10-30 |
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