JPH03134894A

JPH03134894A - 半導体記憶装置

Info

Publication number: JPH03134894A
Application number: JP1273038A
Authority: JP
Inventors: Katsumi Fukumoto; 福本　克巳
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-10-19
Filing date: 1989-10-19
Publication date: 1991-06-07
Anticipated expiration: 2012-05-14
Also published as: JP2609332B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は半導体記憶装置、特に、ＤＲＡＭセルとＥＥＰ
ＲＯＭセルを１セルに結合した不揮発性半導体記憶装置
に関する。

〈従来の技術〉ＤＲＡＭセルとＥＥＰＲＯＭセルを１セルに結合した不
揮発性半導体記憶装置ｃ以下ｒＮＶＲＡＭＪという）の
従来の回路構成を第４図に、従来の動作タイミング波形
を第５図に示す。ＮＶＲＡＭばＤＲＡＭセルＭＣ３とＥ
ＥＰＲＯＭセルＭＣ４を結合し、１個のメモリセルとし
たものであり、通電動作時にはＤＲＡＭセルのみが動作
し、ＤＲＡＭセルのデータをＥＥＦＲＯＭセルに転送、
または、ＥＥＰＲＯＭセルのデータをＤＲＡＭセルに呼
び出すときのみ、ＥＥＰＲＯＭセルが動作する。

１度ＥＥＰＲＯＭセルにＤＲＡＭセルのデータを転送し
ておけば、電源を切ってもＤＲＡＭデータはＥＥＰＲＯ
Ｍに残っており、再度電源を投入後にＥＥＰＲＯＭセル
のデータをＤＲＡＭに呼び出すことができる。

〈発明が解決しようとする課題〉しかしながら、従来の回路では、ビット線対（制御ゲー
ト線ＣＧ、　　ビット線Ｂ）に１セルが並ぶのでレイア
ウト面積が倍になる。また、ＭＯＳトランジスタＴｒ１
４のソース側がＶＣＣに接続されているので、ＥＥＦＲ
ＯＭセルのＶＴＨ（低）レベルを読み出す動作に時間が
かかり、ビット線に現われる電位差が小さい。

本発明は上記従来回路の問題点に鑑みてなされたもので
あり、ＥＥＰＲＯＭセルからＤＲＡＭセルへのデータ読
み出しが高速に行われ、ビット線電位差が大きく、また
、レイアウト面積の小さいＮＶＲＡＭを提供するもので
ある。

〈課題を解決するだめの手段〉本発明の半導体記憶装置は、ＤＲＡＭセルとＥＥＰＲＯＭセルを結合して１セルにし
た複数のメモリ素子が接続される複数のビット線と、各
メモリ素子の共通のワード電極として機能する複数のワ
ード線と、ＤＲＡＭセルとＥＥＦＲＯＭセル間のデータ
転送時に使用するＭＯＳトランジスタにより構成される
メモリアレイを有する半導体記憶装置に於いて、以下の要件を具備することを特徴とする半導体記憶装置
である。

＋１１　　Ｅ　Ｅ　Ｆ　ＲＯＭセルを構成するフローテ
ィングゲート型トランジスタの制御ゲート電極とＤＲＡ
Ｍセルのビット線側に接続されるキャパシタ電極が共通
であり、ポリシリコンから成る。

＋２１　　Ｅ　Ｅ　Ｆ　ＲＯＭセルのデータをＤＲＡＭ
セルに転送するとき、ＥＥＰＲＯＭセルを構成するフロ
ーティングゲート型トランジスタのソース側が接地電位
に設定される。

＋３］　　Ｅ　Ｅ　Ｐ　ＲＯＭセルのデータｋＤＲＡＭ
セルに転送するとき、ビット線対の内、選択メモリ素子
が接続される側のビ・・ト線の電位が電源電位又はその
近傍電位に設定され、他方の側のビ・ト線の電位が中間
電位に設定された後１選択メモリ素子のＥＥＰＲＯＭセ
ルとビット線間が接続され、その後、ＥＥＰＲＯＭセル
とビット線間が分離されて、ビ・ト線対の電位差の差動
増幅が行われる。

また、本発明の半導体記憶装置は、ＤＲＡＭセルとＥＥＰＲＯＭセルを結合して１セルにし
た複数のメモリ素子が接続される複数のビット線と、各
メモリ素子の共通のワード電極として機能する複数のワ
ード線と、ＤＲＡＭセルとＥＥＰＲＯＭセル間のデータ
転送時に使用するＭＯ８Ｉ−ランジスタにより構成され
るメモリアレイを有する半導体記憶装置に於いて、以下の要件を具備することを特徴とする半導体記憶装置
である。

ｉｌｌ　　Ｅ　Ｅ　Ｆ　ＲＯＭセルを構成するフローテ
ィングゲート型トランジスタの制御ゲート電極とＤＲＡ
Ｍセルのビット線側に接続されるキャパシタ電極が共通
であり、ポリシリコンから成る。

［２］　　Ｅ　Ｅ　Ｐ　ＲＯＭセルのデータをＤＲＡＭ
セルに転送するとき、ＥＥＰＲＯＭセルを構成するフロ
ーティングゲート型トランジスタのソース側が接地電位
に設定される。

［３１ＥＥＰＲＯＭセルのデータをＤＲＡＭセルに転送
するとき、全ＤＲＡＭセルが電源電位又はその近傍電位
に設定された後、上記ＭＯＳトランジスタカニオンする
。

〈実施例〉本発明の実施例の回路構成を第１図に、動作タイミング
波形を第２図に示す。

また、メモリセルの断面構造図を第３図に示す。

ＤＲＡＭセルＭＣｚ　とＥＥＰＲＯＭセルＭＣ２を結合
して１セルにした複数のメモリ素子ＭＣ。

・・・が接続される複数のビット線Ｂｊ、Ｂｊ　（ｊ＝
１、・・・〕と、各メモリ素子の共通の第１ワード電極
として機能する複数の第１ワード線ｗｌｉ（ｉ−１、・
・・）と、ＤＲＡＭセルとＥＥＰＲＯＭセル間のデータ
転送時に使用するＭＯＳトランジスタＴｒ２　により構
成されるメモリアレイを有する半導体記憶装置である。

なお、Ｗ２ｉ（ｉ＝１．・・・）は各メモリ素子の共通
の第２ワード電極として機能する第２ワード線である。

ＥＥＰＲＯＭセルＭＣ２に構成するフローティングゲー
ト型トランジスタＴｒ３の制御ゲ−トｗ極ＣＧとＤＲＡ
ＭセルＭＣＩのビット線Ｂｊ側に接続されるキャパシタ
電極ＣＰ１が共通であり、ポリシリコンから成る。Ｔｒ
ｌはＤＲＡＭセルのアクセストランジスタ、Ｃ□はＤＲ
ＡＭキャパシタ、ＣＦ２はキャパシタ電極である。ＦＧ
はフローティングゲート、ＴＯはトンネル酸化膜である
。

ＥＥＦＲＯＭセルをデータをＤＲＡＭセルに転送すると
き、ＥＥＦＲＯＭセルを構成するフローティングゲート
型トランジスタＴｒ３のソースＳ側が接地電位ＧＮＤに
設定される。

ＥＥＰＲＯＭセルをデータをＤＲＡＭセルへ転送すると
き、プリチャージ時間にビット線対Ｂｊ。

Ｂｊが中間電位％ＶＣＣに設定され（φＰＲ＋）Ｉ、Ｍ
ＯＳトランジスタＴｒ６．Ｔｒ７　、Ｔｒｓオン）、続
いて、選択メモリ素子が接続されるビット線Ｂｊにソー
スが接続され、ドレインがＶ（ｃ　（電源電位）に接続
されたＭＯＳトランジスタＴｒ４がオンしくφ２→Ｈ）
、ビット線Ｂｊの電位を電源電位の近傍電位まで上昇さ
せた後に上記トランジスタがオフする。続いて、選択メ
モリ素子のアクセストランジスタＴｒ１がオンしくｗｌ
ｉ−＋Ｈ）、ＥＥＰＲＯＭセルのデータに対応する電位
がＤＲＡＭセルとビット線に現われる。その後、選択メ
モリ素子のデータ転送用ＭＯ５＋−ランジスタＴｒ２が
オフしくＷ２ｉ−）Ｌ）、ビット線対Ｂｊ、肩の電位差
の差動増幅を開始する（φｘ＋Ｈ，ＭＯ５）−ランジス
タＴｒ９＊　Ｔｒｌｏオン、ＳＡ：差動増幅回路）。選
択メモリ素子のデータ転送用トランジスタＴｒ２は、上
記トランジスタＴｒ、がオンした時からアクセストラン
ジスタＴｒ１がオンする時までに、オンする。そして、
ビット線対の電位差の差動増幅動作を開始するまでにオ
フする。

なお、ＤＲＡＭデータパ１”、０゛′と、ＥＥＰＲＯＭ
セルのＶＴＲレベル高、低との対応は以下の表の通りで
ある。

ＤＲＡＭセルへのデータ転送（リコール）の動作タイミ
ングとしては次の方法も可能である。

■　ピリド線対Ｂ　ｊ、　Ｂ　ｊ　ｆｔ、３ＡＶｃｃに
する。

■　選択ビット線電位上昇及びアクセストランジスタＴ
ｒｌオン。

■　ビット線電位上昇用トランジスタＴｒ４（Ｔｒｓ）
をオフ、且つ、データ転送用トランジスタＴｒ２をオン
し、ビット線の電位を変化させる。

■　データ転送用トランジスタＴｒ２　をオフして差動
増幅動作を開始する。

上記の方法は、２層メタルを使うと第２ワード線Ｗ２１
の時定数が減るので可能である。

リコール動作時、第１ワード線Ｗ１□及び第２ワード線
Ｗ２１にＶ。Ｃ以上のブースト電圧を加えることにより
、ビット線電荷がＥＥＦＲＯＭセルから逃げ易くして、
リコール動作時間を短縮することができる。

上記の実施例では、トランジスタＴ　ｒｇ　、　Ｔ　ｒ
７゜Ｔｒｓ　とＴｒ４（Ｔｒ５）とＴｒ２のオン・オフ
及びビット線対につながる差動増幅回路ＳＡの動作が、
ワード線毎に毎回繰り返されるので、ＥＥＰＲＯＭセル
からＤＲＡＭセルにデータを読み出す動作に時間がかか
る。この点を改善した、本発明の他の実施例を以下に説
明する。回路構成、メモリセル構造は上記実施例と同一
である。

ＥＥＰＲＯＭセルのデータをＤＲＡＭセルに転送すると
き’ｉ、ＥＥｐＲｏＭセルを構成するフローティングゲ
ート型トランジスタＴｒ３のソースＳ側が接地電位に設
定される。

ＥＥＰＲＯＭセルのデータをＤＲＡＭセルへ転送すると
き、プリチャージ時間にビット線対Ｂｊ。

ＢｊがＶＣＣレベル近くに設定され（φ２．φ３→Ｈ、
トランジスタＴｒａ、Ｔｒｓオン）、続いて選択メモリ
素子のアクセストランジスタＴｒ１　がオンしく　Ｗｌ
　ｉ＋Ｈ）　、Ｄ　ＲＡＭセルがＶｃｃレベル近くに設
定される。その後１選択メモリ素子のアクセストランジ
スタＴｒ□がオフする（Ｗ１ｉ→Ｌ）。その間、データ
転送用トランジスタＴｒ２はオフしている（　Ｗ２　ｔ
　＝Ｌ　）。同様の動作を繰り返し、全ＤＲＡＭセル’
ｆｃＶｃｃレベル近くに設定した後に、全メモリ素子の
データ転送用トランジスタＴｒ２ｉ同時にオンし、又は
、所定のブロック単位で順次オンし、ＤＲＡＭセルの電
位を、ＥＥＰＲＯＭセルのｖＴＨレベルに対応する電位
に設定し、転送を終える。ＥＥＰＲＯＭセルのデータを
ＤＲＡＭセルに転送するとき、ビット線対の電荷をＧＮ
Ｄ方向に抜かない。

〈発明の効果〉以上の説明から明らかな様に、本発明によれば従来の問
題点を解決した極めて有用な半導体記憶装置が提案され
るものである。

【図面の簡単な説明】

第１図は本発明の実施例の回路構成図、第２図は動作タ
イミング波形図、第８図はメモリセル断面構造図、第４
図は従来のＮＶＲＡＭの回路構成図、第５図は動作タイ
ミング波形図である。符号の説明ＭＣ：メモリ素子、ＭＣ□　：ＤＲＡＭセル、ＭＣｚ　
　：ＥＥＰＲＯＭセル、Ｂｊ、ＢＪ：ビット線、Ｗｌｉ
：第１ワード線、Ｗ２１：第２ワード線、Ｔｒｙ：アク
セストランジスタ、Ｔｒ２：データ転送用トランジスタ
、Ｔｒ３：フローティングゲート型トランジスタ、Ｃ１
：ＤＲＡＭキャパシタ。ＣＧＣＣＰ□・）：フローティングゲート型トランジス
タの制御ゲート電極前ＤＲＡＭキャパシタ電極、Ｔｒ、
、−、Ｔｒｌ（１：ＭＯＳトランジスタ。ＳＡ：差動増幅回路。

Claims

【特許請求の範囲】１、ＤＲＡＭセルとＥＥＰＲＯＭセルを結合して１セル
にした複数のメモリ素子が接続される複数のビット線と
、各メモリ素子の共通のワード電極として機能する複数
のワード線と、ＤＲＡＭセルとＥＥＰＲＯＭセル間のデ
ータ転送時に使用するＭＯＳトランジスタにより構成さ
れるメモリアレイを有する半導体記憶装置に於いて、以
下の要件を具備することを特徴とする半導体記憶装置。（１）ＥＥＰＲＯＭセルを構成するフローティングゲー
ト型トランジスタの制御ゲート電極とＤＲＡＭセルのビ
ット線側に接続されるキャパシタ電極が共通であり、ポリシリコンから成る。（２）ＥＥＰＲＯＭセルのデータをＤＲＡＭセルに転送
するとき、ＥＥＰＲＯＭセルを構成するフローティング
ゲート型トランジスタのソース側が接地電位に設定され
る。（３）ＥＥＰＲＯＭセルのデータをＤＲＡＭセルに転送
するとき、ビット線対の内、選択メモリ素子が接続され
る側のビット線の電位が電源電位又はその近傍電位に設
定され、他方の側のビット線の電位が中間電位に設定さ
れた後、選択メモリ素子のＥＥＰＲＯＭセルとビット線
間が接続され、その後、ＥＥＰＲＯＭセルとビット線間
が分離されて、ビット線対の電位差の差動増幅が行われ
る。２、ＤＲＡＭセルとＥＥＰＲＯＭセルを結合して１セル
にした複数のメモリ素子が接続される複数のビット線と
、各メモリ素子の共通のワード電極として機能する複数
のワード線と、ＤＲＡＭセルとＥＥＰＲＯＭセル間のデ
ータ転送時に使用するＭＯＳトランジスタにより構成さ
れるメモリアレイを有する半導体記憶装置に於いて、以
下の要件を具備することを特徴とする半導体記憶装置。（１）ＥＥＰＲＯＭセルを構成するフローティングゲー
ト型トランジスタの制御ゲート電極とＤＲＡＭセルのビット線側に接続されるキャパシタ電極
が共通であり、ポリシリコンから成る。（２）ＥＥＰＲＯＭセルのデータをＤＲＡＭセルに転送
するとき、ＥＥＰＲＯＭセルを構成するフローティング
ゲート型トランジスタのソース側が接地電位に設定され
る。（３）ＥＥＰＲＯＭセルのデータをＤＲＡＭセルに転送
するとき、全ＤＲＡＭセルが電源電位又はその近傍電位
に設定された後、上記ＭＯＳトランジスタがオンする。