JPS60100465A - 無接触横注入型２電極ｄｒａｍセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリセルに関するもので、とくに無接
触横注入型２電極ＤＲＡＭ　セルに係わるものである。

〔従来の技術〕

古典的な１トランジスタ型ダイナミックＲＡＭセルの開
発は、容量が１にピントないし２５６にビットレベルの
メモリを中心として行なわれてきたが、１メガビット以
上の記憶容量にスケールアンノしようとすると様々な障
害が生ずる。とくに。

ビン）［の寸法を減少させても、フリンジ電界効果のた
めに単位長さあたりのビット線の比容量は。

一定値以下には減少しないという問題がある。このため
、１トランジスタ型メモリセルに蓄積される電荷の量を
さらに増大させるためには、アルファ粒子に起因するエ
ラーに対する抵抗力や読出し速度が格段に低下すること
を覚悟しなければならない。

このような記憶容量のスケールアンズに対する障害を赴
けるために、高密度でかつ各メモリセルにゲインを有す
るメモリセルを実現すべく各種の試みがなされてきた。

また、このようなメモリセルとしては、蓄積時間が適度
に長くしかも製造が適度に単純であることが望ましい。

〔発明が解決しようとする問題点〕

故に本発明の目的は、高密度でかつ各メモリセルにゲイ
ンを有するとともに、リフレッシュ時間が適度に長く、
シかも製造が単純である等の要件を満たすランダムアク
セスメモリセルを提供することにある。

〔問題点を解決しようとするための手段〕このような目
的を達成するために１本発明は二層のポリシリコン層を
必要とするのみで、セル自体は金属を必要としないメモ
リセルを提供するものである。このようなメモリセルは
１１７！ｌ路設計にあたって金属Ｊｆ５のレベルをたと
えばセグメント化されたビットｄ等のアレイア−キクチ
ャを構成するのに用いることができ、従って本発明はき
わめて製造の簡単なゾレーナ型メモリセルヲ提供するも
のであるということができる。

本発明ではサブストレート上にソース、ドレイン、およ
びチャンネルを有するｌＰＲＯＭ様のメモリトランジス
タを用いる。このトランジスタは２つのデート、すなわ
ち第１のポリシリコシからなる準７０−ティングゲート
と、第２のポリシリコ２層中のコントロールゲートによ
って制御される。

準フローティングデートはポリシリコンチャンネル書込
みトランジスタによって選択的にアイソレートされ、こ
の書込みトランジスタは同一のポリシリコンレベル内で
拡散濃度がより低い部分を有し、該部分により前記準７
０−ティングデートを構成する。またメモリトランジス
タ用のコントロールゲートとポリシリコンチャンネル書
込みトランジスタ用のグゞ−トの両者を単一のワード線
により構成する。

かくて本発明においては、読出しサイクルは破壊読出し
となり、（標準的なりＲＡＭ　技術におけるように）読
出し後の書込みが常に必要ではあるが、メモリトランジ
スタのゲインが書込みトランジスタのゲインよりも大き
いため、ゲインを有する良好な読出しを行なうことがで
きる。

さらに本発明によるメモリセルは通常のメモリセル一般
と異なり、アルファ粒子に起因するエラーすなわち蓄積
状態が誤って反転するおそれがないという利点をもつ。

また信号を構成する蓄積電荷がアイソレートされたポリ
シリフン層中に苗えられるため、サブストレート中に発
生した荷？ｕ　ＦＭ：Ｐ（キャリヤ）が′１工荷蓄積領
域に掃き込まれることはない。さらにまた、読出し動作
が高いケ９インを有しているので、大きな読出し信号を
小容坩の蓄ＰＪ電荷から得ることができ、このため、電
荷蓄積領域は最小のリングラフィ寸法とすることができ
るのみならず、セルの寸法を極めて小さくすることがで
きるという長所が得られる。

すなわち本発明は、半導体サブストレートと。

このサブストレート中に形成されｔ第２の伝導型の読出
しビット線と、前記サブストレート中に形成された前記
第２の伝導型のドレイン電圧線と。

前記サブストレートの表面に形成されて前記ドレイン電
圧線から前記読出しビット線を分離するメモリトランジ
スタチャンネル領域と、該メモリトランジスタチャンネ
＃　ＨｉＡ上でダートを形成しかつこのメモリトランジ
スタチャンネル領域に８ｆｊｔ的に結合するワード線と
、＃いポリシリコン層とからなり、該薄いポリシリコン
層は前記ワード線とｍｊ記メモリトランジスタのチャン
ネル領域との間に介在し、かつ前記ワード線と前記メモ
リトランジスタの前記チャンネ／ｌ／領域の両者に容量
的に結合した準７０−ティングデート部と、ポリシリコ
ンチャンネル領域とがらなり、該ポリシリコンチャンネ
ル領域は１ｃｎＬ３あたり１ｏ１９以下のドーパン）濃
Ｊ斐を有するとともに前記ワード線に容量的に結合され
、さらに高濃度にドーグされた書込みビット線部を有し
ており、前記薄いポリシリコン層の前記ポリチャンネル
部は前記帯込みビット線部と前記薄いポリシリコン層の
各阜フローティングゲート部間に介在し、前記Ｎ〜フロ
ーティングｒ−トは前記第２の伝導型を有していること
を！時数とするメモリセルを提供するものである。

〔実施例〕

次に図面を参照して本発明の詳細な説明する。

本発明によるメモリセルの一実施例を第１図δよび第２
図に示す。メモリトランジスタ２０　ｈ、単結晶チャン
ネル領域２１を有し、この領域２１によりドレイン電圧
拡散部１Ｇと読出しぇｑ拡散部１４とが互いにを分離さ
れている。準フローティングｒ−）３２は第１のデート
たる酸化物層２８によってメモリトランジスタ２０がら
分層されている。また薄いポリシリコン層２６は、この
塗７０−テイングデート領域３２のみならず、ポリシリ
コンチャンネル領域２４および書込みビット線１２を含
んでいる。この薄いポリシリコンチャンネル領域２４は
たとえば１α３あたり５　Ｘ　ｉ　０１６ないし５　ｘ
　１０１Ｂ程度の濃度でｎ型にドーグされ。

ポリシリコン層２６の残りの部分は飽和すなわち１儂３
　あたり１０ないし２１の数倍程度にｎｆｉにドーグさ
れている。また、前記薄いポリシリコン層２６の一部を
形成する書込みビット線１２は。

たとえば１メガビツトもしくは４メガビット程度の犬容
后メモリチップとしてはそれほど低くない抵抗値を有し
ている。従って、書込みビット線１２は金属線とストラ
ップさせるのが好都合である。この場合、該金属線は、
たとえば各コラム中のメモリセル１６個にそれぞれ対応
する間隔でパターン化し、この間隔で書込みビット線１
２をストラップ用金属ビット線とストラップさせること
ができる。周知のようにこのような手段は単に。

センス増幅器とこのセンス増幅器と離れたメモリセルと
の間の抵抗値を減少させるのに用いる便法であるにすぎ
ない。

上述のような構成とした実施例において、書込みビット
線１２を耐熱性金属珪化物で被覆することによって、そ
のシート抵抗値を減少させるようにしてもよい。このた
めには、たとえば薄い第１のポリシリコン層のこの部分
にチタンを被着したものを直接反応させてチタン珪化物
を形成することによって、（水素パッシペー°ジョン処
理に先立って）厚さ１５００オングストロームのポリシ
リコン層を珪化して１儒２　あたり５オーム以下のシー
ト抵抗とする。このようにすることにより、金属層のレ
ベルを他の目的のために確保することができるようにな
るため、ビット線ストラッグ用の金属線を用いるよりは
若干好ましい。また周知のように、上記のような技術は
セグメント化されたビット線を使用するようにさらに適
合させることもできる。すなわち１寸法が１０２４Ｘ１
０２４のアレイにおいて、パストランジスタを大きな間
隔で使用することにより、メモリセル自体をたとえば１
６個のグループとして一度に実際のセンス増幅器に接続
することも可能である。

ワード線１０は第２のポリシリコン層内に構成するのが
好ましい。このポリシリコン層は厚さやドーピング濃度
などの点でより一般的なポリシリコン層である。すなわ
ち、ワード線１０は典型的には厚さが５０００オングス
トロームで、かつシート抵抗が１ｃｒｒＬ２あたり　２
０オーム以下となるようにドープする。なお、ワード線
１０は珪化物や。

金属もしくはポリサイドで形成してもよいことはいうま
でもない。このワード線１０はメモリトランジスタ２０
のチャンネル領域２１と機能上密接に結合しており、そ
の結果メモリトランジスタ２０のコントロールゲートと
して機能する。第２のダート酸化物Ｍ３０の厚さは典型
的には１００ないし５００オングストローム近傍とする
。

セルのコラムは各一対のコラムが素子の単一の活性領域
（モート）に形成され、これらのモートハ厚さ５０００
ないし６０００オングストロームの厚いフィールド酸化
部分１８によって分離されている。

さらに１個々のメモリトランジスタ２０の活性領域を除
いたすべての位置に対して、厚さが約１０００オングス
トロームの中間酸化物層２２がモート領域の内側に設け
である。ただしこの中間酸化物層の厚さについては、該
酸化物層が薄すぎると（ビット線容に工が増加するため
）総電力要求量が上昇すること以外は、まったくル妄な
意味はない。

次に１本発明に係わる上記実施例の製造について述べる
。ただし、以下に記載の製造方法は本発明を実施するた
めの最も好ましい態様を例示するためのものであって、
なんら本発明に必須のものではなく、所預ならば種々の
変形例が可能であることはいうまでもない。

まず、前記モート領域のパターン化を行なってチャンネ
ルストップを打ち込み２通常のＬＯＯＯ８（シリコンの
局在酸化）技術によってフィールド酸化物１８を成長さ
せる。ここに用いるモートマスク１００を第１図に示す
。各モートはメモリセルのコラムを２列ずつ含んでいる
ため、このモートマスクの左端だけが第１図に見えてい
る。なお上記フィールド酸化物１８の成長は必ずしもＩ
、ｏａｏｓアイソレーションによらずとも、集積回路製
造技術においてＬＯＯＯ８の代りに用いられるものなら
ば、他のどのような絶縁技法を用いてもよいことはいう
まあでもない。

次に埋込みＮ十酸化工程を行なう。この工程においても
マスク１０２はメモリセルのコラムのほぼ全長に延びて
、ドレイン電圧線１６を読出しビット線拡散部１４から
分離している。−ｏ−コのマスク１０２がワード線１０
と交叉するすべての場所に。

メモリトランジスタ２０を形成する。該マスク１０２は
第２の局在酸化工程を形成するために用いるものである
。すなわち、マスク１０２によって画定された領域内に
酸化および窒化層を被着し。

ついでモートの他の領域の全域にわたって中間酸化物Ｊ
ｅ　２２　ｅ　、たとえば１０００オングストローム程
度に成長させる。（このとき厚いフィールド酸化物層１
８の厚さがわずかに増加することはいうまでもない。）
この中間酸化物層２２の成長に先立ってＮ＋イオンの打
込みを行なうことにより。

読出しビット線１４とドレイン電圧拡散部１６を形成す
る。このようにして打ち込まれたＮ＋イオンは、中間酸
化物層２２を成長させる酸化工程中に活性化される。な
おこの場合も、中間酸化物２２は必ずしもＬＯＯＯ８法
によって形成する必要はないが、ただしこの第２の酸化
パターン化工程にＬＯＯＯ８法を用いることは、該法を
用いることによって形成された傾斜側壁により、メモリ
トランジスタ２０上のチャンネル領域２４と準フローテ
ィングテート領域３２間における薄いポリシリコン層２
６の下側のトポロジーを制御しやすくなるという利点が
ある。

ＬＯＣＯ８法はまた。活性領域に対して中間酸化物のセ
ルフアライメント（自己整合）を行なう上でも好都合で
ある。

次にＶＴ　（１，きい値）調整のためのイオン注入を行
なって、メモリトランジスタ２０のしきい値を所望の値
に調整するのがよい。ついで第１のダート酸化物層２８
をメモリトランジスタ２０のチャンネル領域２１上で厚
さがたとえばｉ　ｏ　Ｏ−，１５００オングストロ一ム
程度となるように成長させた後。

薄いポリシリコンノー２６を被着させる。（この被着処
理はデート酸化工程の直後に行なうのが好ましい）なお
、薄いポリシリコン層２６の厚さはたとえば１５００オ
ングストロームとするが、この値は任意に変えてもよい
。

次いでポリシリコントランジスタのしきい値を調感する
ための打込みを行ない、この打込みによってポリシリコ
ンチャンネル領域２４のドーパント濃度が決定される。

このためにはまず、好ましくは打込みエネルギを約１５
０　ＫｅＶ、打込み社約５　Ｘ　１０”／ｃｍ”で砒素
イオンを注入する。（この結果ポリシリコンチャンネル
領域２４におけるドーパント濃度は約１０　Ｘ　１０１
）／ｃｍ”となる）次に好ましくは中間酸化物層３屹を
たとえば低圧ＯＶＤ酸化物により２０００オングストロ
ームに被、９した後、フォトレジストをマスク１０４に
よってパターン化してチャンネル領域２４を＞Ｓ成する
。ついでチャンネル領域２４の外側の薄いポリシリコン
層２６に、高濃度でたとえば塩化ホスホＩＪ　／しによ
るドーピングを行なった後、このポリシリコンＮ２６の
パターン化を行なう。

好ましくはこの時点で水素中でデバイスの不活性化を行
なう。この水素パンシベーション処理により、ポリシリ
コントランジスタにおける特性が大幅に向上する。粒界
でトラッノを生じさせる未結合手（ダングリングボンド
）が水＝＜によって飽和し、従ってデバイスの易動度が
増大し、またデバイスの漏洩電流が大きく減少する。

上記水緊パンシベーション処理は種々の方法で行なうこ
とができる。本例では、デバイスを通常のプラズマ反応
炉に入れ、　１Ｔｏｒｒ　の水素雰囲気中でろ００℃で
６０分間水素中のプラズマに接触させる。これによって
、水素原子アニールが行なわれ、シリコン中に水素イオ
ンが拡散して粒界における未結合手と結合する。

水素パンシペーション処理後の処理工程は、その後に続
く長い高温度工程を避けることが望ましいことを以外は
、この水素パッシベーション工程による影響を受けない
。高温度工程が長ずきると。

粒界における水素が再結合して分子水素として逃げやす
くなり、その結果パッシベーション処理による効果を喪
失して、ポリシリコントランジスタの易動度を劣化させ
ることとなる。ただこの劣化は急激に起るものではなく
、むしろ徐々に進行するものであり、処理時間と処理温
度を適正に選びさえすれば（たとえば１時間で４００℃
または５００℃等）、あまり問題とはならない。

次に第２のゲート酸化物３０ｆｔ成長させて、第２のポ
リシリコン層１０を破着かつドープした後。

パターン化する。これ以降の処理はまったく通常のもの
でちり、コンンタクトエッチング、メタライゼーション
等が続く。ただしこの場合、ポリシリコン層２６を後続
の１両温度工程にさらさないようにすることが望ましく
、従ってたとえば通常の高温度ＰＳＧＩＪフローなどの
後続工程は避けるべきである。このためには、低温ガラ
スもしくは多単位酸化物用有機材料を金ｍＮの下側に設
けるとか、あるいは過渡的に加熱を行なうことによって
多単位酸化物をリフローさせるようにすればよい。

本例においては、多単位酸化物としてＯＯＤ　（広く入
手可能な珪化ガラスの有機Ｙｄ液）を用いる。

すなわち、　ＯＯＤをスピン塗布した後、低温度でベー
クすることによって有機溶媒ｆ：蒸’ｒｂさせる。この
処理は真空中で行なってベーク時間全減少させるように
するのがよい。その後の処理とじ−Ｃは。

コンタクトエツチング処理、金属蒸着処理、金属エツチ
ング処Ｊ８！、および保護オーバコート被着ならびにエ
ツチング処理が続いて行われる。

水素により不活性化したポリシリコンの感熱度を考慮し
て、接触焼成工程（１％シリコンを用いてドーグしたア
ルミニウムを使用する）の処理時間は４００℃で１０分
間に限定するのがよいが。

この時間は厳密なものではない。

珪化物を薄いポリシリコン層上に用いる場合には、域化
物のアニール処理を水素パッシベーション処理工程前に
行なうのがよく、このようにすることによって該珪化物
により要求される高温処理のために粒界から水素？追い
出さないようにすることができる。

第６−はメモリセルの２つの状態を読出しおよび書込み
を行なう場合に表われる信号レベルを示す。メ干リセル
自体が高いゲインを−もっているので、センス増幅器の
設計要件が軽減される。

本発明の重要な特徴のひとつは、書込みトランジスタお
よびメモリトランジスタがいずれちワード線によってア
ｒレスさｎるため、これら両者が同一の極性をもつ、す
なわち両者がＮＭＯ８であることである。

′１″を書き込むときは、ワード線は持ち上げられて書
込みトランジスタを開放する。このことは書込みビット
線に印加された電圧（この場合は５Ｖ）が薄いポリシリ
コン層の準７０−テイングデート部分に注入されること
を意味している。ついでワード線はゼロ零状態となり、
占込みトランジスタのターンオフによって準フローティ
ングデートにおける蓄積電荷がトラップされる。

読出し動作が実際に行なわれている期間中に除いて、続
出し線は常時ゼロボルトに保持する。すなわち周辺回路
中の回路段によってフラングしておくのが好ましい。こ
うすることによって、同一のビット線上の他のトランジ
スタを介して漏洩が生ずる問題が回避される。

一方、読出し動作を行なう場合には、ワード線は再び持
ち上げられてセルをアｒレスする。これによって、メモ
リトランジスタは開放されるが。

これとともに書込みトランジスタも開放され、従って準
フローティングデート上の電荷は漏洩を開始する。しか
しながら、メモリトランジスタがバルクシリコンよりは
るかに大きな易動度を持っているために、メモリトラン
ジスタのゲインは潜込みトランジスタのゲインよりも実
質的に高く、このため読出し線は読出しサイクル中に少
なくとも２００−３００ミリざルトだけ持ち上げられる
。

書込みビット線は読出しサイクル中はフロート状態とす
るのが好ましい。また、）込み線のポテンシャルはたと
えば２．５ボルト程度の中間電圧に設定し２次いで、読
出しサイクル前にこのポテンシャルをフロート状態とす
ることが好ましいが、その結果周辺回路に対する負担が
増大することとなりかねないため、若干問題ではある。

従って“１′が読出される場合には、メモ’ｌ）ランジ
スタはターンオンして読出しビット線に電流パルスを発
生させる。この状態はセンス増幅器によって検出できる
。また１０″が書込まれる場合には、ワード線は再び持
ち上げられて書込みトランジスタを開放し、＠込みビッ
ト線がフラングされて準７０−テイングデードのポテン
シャルを固定する。なお読出しビット線は書込み動作中
は常に０状態に保持されて２選択外のトランジスタの妨
害を回避するようにする。読出し動作中に。

ワード線が持ち上げられている間に、書込みビット線が
再びフロート状態とされるが、今度は準フｐ−ティング
ゲートに蓄積電荷がないため、（図示のワード線から理
解されるように）メモリトランジスタのしきい値電圧か
ら５ボルト以上であるので該トランジスタはターンオン
しない。従って。

読出しビット線は０ボルトに保持され、センス増幅器は
この状態でトリ力する。もちろん、読出し動作が破壊的
であるため、書込みサイクルを読出しサイクルの直後と
することが常に必要である。

なお９本例においては、メモリトランジスタおよび舊込
みトランジスタのしきい値電圧はいずれも約２ボルトと
するが、この値は任意に変えてもよい口 第５図に本発明の他の実施例を示す。この実施例は、拡
散濃度の比較的低い第２のポリシリコンチャンネル領域
３４（ｉ＝付加して、これ全前記ゼ）込みトランジスタ
と直列のポリシリコントランジスタとしたものである。

この読出し保冷７１ソリシリコントランジスタ３４は、
セルから読出し中の情報が直ちに帰還されて該トランジ
スタ３４を’１ｌｉｌｌ　Ｉｌｌするため、非破壊的読
出し動作が行なわれることとなる。このようにした実施
例を用いる場合は、読出し動作中は常に書込みビット線
をゼロボルトに保持することが必要である。すなわち、
前記読出し保設トランジスタはメモリトランジスタが開
放された時、言い換えれば“１″が読み出された場合に
のみ開放され、その結果書込みビット線は読出し保証ト
ランジスタが開放される場合１１″を再書込みするよう
な一定の電圧に保持することが必要である。同様に、読
出しビット線は書込み動作中は常にハイレベルに保持す
ることが必要であり、これにより読出し保護トランジス
タを開放する。

しかしながら、この実施例は製造上の観点からみて第１
の実施例よりも実質的に困難である。

すなわち、単一のマスクレベルを用いて読出しビット線
や′１ｔＩＥ供給線用のＮ＋イオン注入を行なったり、
あるいは中間酸化物層上にパターンを形成したりするこ
と等が不可能となるため、この第２の実施例は好ましく
はないけれども１本発明の範囲に属するものではある。

〔発明の効果」 本発明による１トランジスタ型メモリセルハ通常のメモ
リセル一般と異なり、アルファ粒子に起因するエラーす
なわち蓄積状態が誤って反転するおそれがないため、メ
モリセルに蓄積しうる電荷の諺を格段に増大させること
ができ、ひいては１トランジスタ型メモリセルの同密度
化を図ることが可能となる０ さらに本発明において、読出しサイクルを破ｔｄ読出し
とした場合には、メモリトランジスタのゲインが書込み
トランジスタのゲインよりも大きくなり、）ＩＲインを
有する良好な読出しを行なうことができる。また、読出
しＨｌｉＩ１作が高いゲインを有しているので、大きな
読出し信号を小谷耐の蓄１７１′ｍ荷から得ることがで
き、このため、電荷蓄積領域は最小のリングラフィ寸法
とすることができるのみならず、セルの寸法を極めて小
さくすることができるという長所が得られる０ さらにまた本発明による１トランジスタ型メモリセルは
、二層のポリシリコン層を必要とするのみで、セル自体
は金属を必要としないため２回路設計にあったって金属
Ｒ・１のレベルをたとえばセグメント化されたビット線
等のアレイア−キクチャを構成するのに用いることがで
き、従ってきわめて製造が簡単であるという利点ももつ
ものである。

【図面の簡単な説明】

第１図は本発明に係るメモリセルのレイアウトを示す平
面図、第２図は本発明図のメモリセルの一実施例を示す
断面図、第６図は本発明のメモリセルの２種類の状態に
ついての読出しおよび魯込みに相当する印加電圧のタイ
ムシーケンスを示す説明図、第４図は本発明のメモリセ
ルの等価回路図、第５図は読出し動作が非破壊的である
他の実施例の説明図であるー。 １０・・・・・・ワード線。 １２・・・・・・楊込みビット線。 １４・・・・・・読出しビット線。 １６・・・・・・ドレイン電圧拡散部。 ２０・・・・・・メモリトランジスタ。 ２１・・・・・・単結晶チャンネル領域。 ２４・・・・・・ポリシリコンチャンネル領域。 ２６・・・・・・薄いポリシリコン層。 ３０・・・・・・第２デート酸化部分 ３４・・・・・・ポリシリコンチャンネル領域代理人　
浅　村　晧 ｈ’ｇ、　／ ｈ’１．２ 手続補正書（師〕 昭和５９年　８月　８日 特許庁長官殿 １、事件の表示 昭和　５９年特許脚第　１２３５５１号２、発明の名称 無接鉄構注入ｍ２電極ＤＲＡＭセル ３、補正をする者 事件との関係　特許出願人 住　所 昭和　年　月　［Ｉ 明細書の浄書（内容に変更なし〕 手続補正書（方式） 昭和ｔノ年／り月−？Ｚ日 特許庁長官殿 １、事件の表示 昭和ご７年特許願第１ｆ１．を夕／　号３、補正をする
者 事件との関係　特許出願人 （七　所 氏　名　チー＼−リス　・イン７・′、゛、′ノソ　、
ｉ、−ｊ−ボし、イテツド（名　称） ４、代理人 昭和４年／／月２７０ ６、補正により増加する発明の数

Claims (1)

1. 【特許請求の範囲】 ｆｉ＋　半導体サブストレートと、このサブストレー・
   ・ト中に形成された第２の伝導型の読出しビット線と、
   前記サブストレート中に形成された前記第２の伝導型の
   ドレイン電圧線と、前記サブストレートの表面に形成さ
   れて前記ドレイン電圧線から前記読出しビット線を分離
   するメモリトランジスタチャンネル領域と、該メモリト
   ランジスタチャンネル領域上でゲートを形成しかつこの
   メモＩＪ　）ランジスタチャンネル領域に容量的に結合
   するワード線と、薄いポリシリコン層とからなり、該薄
   いポリシリコン層は前記ワード線と前記メモリトランジ
   スタのチャンネル領域との間に介在し、かつ前記ワード
   線と前記メモリトランジスタの前記チャンネル領域の両
   者に容量的に結合した準フローティングケート部と、ぼ
   りシリコンチャンネル領域とからなり、該ポリシリコン
   チャンネル領域値１α３あたり１０１？　以下のドーパ
   ント濃度を有するとともに前記ワード線に容量的に結合
   され、さらに高濃度にドーグされた書込みビット線部を
   有しており、前記薄いポリシリコン層の前記ポリチャン
   ネル部は前記書込みビット線部と前記薄いポリシリコン
   層の各準フローティングデー）　ｆＪＩＩ　Ｉｉ＋］　
   ＶＣ介在し、前記準７０−テイングデートは前記第２の
   伝導型を有していることを特徴とするメモリセＡ／。 （２）　前記薄いポリシリコン層は厚さが２０００オン
   グストローム以下であることを特徴とする特許梢求範囲
   第１項記載のメモリセル。 （３）　前記ポリシリコンチャンネル領域のドーパント
   濃度はこれを１ｃＴＬ３　あたり少なくとも１０１７と
   したことを特徴とする特許請求範囲第１項記載のメモリ
   セル。 （４）　前記薄いポリシリコン層はさらに読出し保護ト
   ランジスタを有し、この読出し保護トランジスりが、前
   記準フローティングゲート部と前記第１のポリシリコン
   チャンネル領域間に横方向に介在する前記読出しビット
   線に容量的に結合された第２のポリシリコンチャンネル
   領域からなることを特徴とする特許請求範囲第１項記載
   のメモリセル。 （５）　前記半導体サブストレートはシリコンカラナり
   且つ前記第２の伝導型と反対の第１の伝導型としたこと
   を特徴とする特許請求範囲第１項記載のメモリセル。 （６）　メモリアレイが複数のメモリセルからなること
   を特徴とする特許請求範囲第１項記載のメモリセル。