JPH03135111A

JPH03135111A - 出力バッファ回路

Info

Publication number: JPH03135111A
Application number: JP1271544A
Authority: JP
Inventors: Kyosuke Ogawa; 恭輔小川; Hiroaki Suzuki; 宏明鈴木; Masazumi Shioji; 正純塩地
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1989-10-20
Filing date: 1989-10-20
Publication date: 1991-06-10
Anticipated expiration: 2013-02-16
Also published as: JP2714184B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は出力バッファ回路に関し、特に半導体集積囲路
に設けられた出力バッファ回路に使用されるものである
。

（従来の技術）従来のＩＣによる出力バッファ回路例を以下に示す。第
９図の出力バッファ回路は、ｖＤＤ電源にソースが接続
されたＰチャネルＭｏｓトランジスタＴＰＯＩとＧＮＤ
　（接地）電位にソースが接続されたＮチャネルＭｏｓ
トランジスタＴＮＯＩのドレインを共通接続して出力線
１３に接続し、両トランジスタのゲートを共通接続し、
信号入力線２ｏに接続したＣＭＯＳインバータＩＶＯＩ
からなる。第１０図は第９図に示す出力バッファ凹路が
動作した時の入力及び出力の波形を示すものである。第
１１図は、第９図のＣＭＯＳインバータにょる出力バッ
ファ回路をパターンにより構成したときの一例で、Ｐチ
ャネルＭＯＳトランジスタＴＰＯＩ及びＮチャネルＭＯ
ＳトランジスタＴＮＯＩのゲートを形成しているポリシ
リコンＰＧＯＩ及びＮＧＯＩは金属配線による入力線２
０により一括接続されている。

ここで、第９図における出力バッファ回路では、電源線
１１．１２及び出力線１３による寄生インダクタンスＬ
Ｏ１，ＬＯ２，ＬＯ３や出力線１３の負荷容量ｃＯ１か
らなる共振回路によって、出力バッファ駆動時に電源線
１１，１２、出力線１３に電圧振動が生じ、第１０図に
も示すように出力信号にオーバーシュート、アンダーシ
ュート現象が発生する。また第１１図に示すパターンの
ように、いくつかに分割されたポリシリコンゲートを金
属配線２０により一括して接続しである場合には、接続
されたすべてのトランジスタ（Ｔｏ１〜ＴＯ６あるいは
Ｔ１１〜Ｔ１６）が同時にオンする為、出力負荷の充放
電は急速におこなわれるので前述のオーバーシュート、
アンダーシュート現象はますます顕著になる。その結果
電源電圧の変動をまねき、上記出力バッファ回路と同−
電源線に接続されている他素子の誤動作やラッチアップ
現象を誘発するという問題がある。

また第１２図は第９図のＣＭＯＳインバータによる出力
バッファ回路を他のパターンにより構成した時の一例で
、第１１図のパターンにおいては、ゲートを金属配線に
より一括して接続しているのに対して、第１２図の出力
バッファ回路では、ゲートの遅延を利用する為に、金属
配線による一括接続はせずに、分割されたゲートをゲー
ト電極材料であるポリシリコンＰＧＯ２，ＮＧＯ２によ
り直列に接続しているので、ポリシリコンゲートのＣＲ
の遅延により、第１２図におけるＰチャネル、Ｎチャネ
ルＭＯＳトランジスタ（Ｔ２１〜Ｔ２６あるいはＴ３１
〜Ｔ３６）が同時にオンする事が無くなり、Ｐチャネル
ＭＯＳトランジスタではＴ２１−Ｔ２２・・・・・・Ｔ
７というように、またＮチャネルＭＯＳトランジスタで
はＴ３１−Ｔ３２・・・・・・Ｔ、というように徐々に
オンする為、第９図における負荷容量ｃＯ１に蓄積され
た電荷のＧＮＤへの流入及び負荷容ｊｉｉｃＯ１のＶＤ
Ｄ電源からの電流の流入による充電が緩やかに行われる
ので、前述のオーバーシュート、アンダーシュート現象
は抑制される。しかし、第１２図のような出力バッファ
回路においては、ゲートのＣＲによる遅延がトランジス
タのゲート寸法により決定されるので、所定のゲート遅
延量を得ようとする場合、出力バッファを構成するＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタのサイズを調整しなければならないが、ここでＭＯ
Ｓトランジスタにおいては、同じプロセス上では移動度
の違いなどにより同じトランジスタサイズの場合、Ｎチ
ャネルＭＯＳトランジスタの単位サイズ当りの出力電流
値はＰチャネルＭＯＳトランジスタのそれに比べて２〜
３倍程度になり、必要なトランジスタ特性に対するトラ
ンジスタサイズの設定がＰチャネル、Ｎチャネルトラン
ジスタでアンバランスになるので、所定のゲート遅延量
を得る為のトランジスタサイズの調整が難しくなる。ま
た、近年の半導体技術の進歩によるデバイスの微細化に
伴い、ゲート電極材料として従来用いられてきたポリシ
リコンの層抵抗が２０〜３０Ω／。と高く、配線遅順の
原因となっている。その為新たなゲート材料として、高
融点金属のシリサイドが用いられようとしており、Ｍｏ
Ｓ　ｉ２　、ＷＳ　ｉ２　。

ＴａＳｉ２をゲート電極として用いた場合の層抵抗は２
〜３Ω／口とポリシリコンに比べて１桁小さい値となっ
ている。そしてこれらシリサイドは化学的性質がポリシ
リコンに酷似しており、一部の工程を除いてプロセス上
はぼポリシリコンと同様に取り扱うことができる。

このようにデバイスの微細化に伴いゲート電極材料の層
抵抗を減少させようとしているとき、第１２図における
出力バッファのようにゲート電極材料の遅延を利用して
、出力バッファスイッチング時に出力信号に発生するオ
ーバーシュート、アンダーシュート現象を抑制しようと
しても、その実現は不可能となる。

（発明が解決しようとする課題）以上のように、半導体デバイスの高速化に伴い従来の出
力バッファ回路においては、第９図に示すように配線に
よる寄生インダクタンスや出力線の負荷容量が原因とな
り、出力バッファのスイッチング時において、電源線、
出力線に電圧振動が生じ、第１０図のようにオーバーシ
ュート、アンダーシュート現象を発生し、その結果電源
電圧の変動をまねく為、同一電源線に接続されている他
素子の誤動作やラッチアップ現象誘発の原因になってい
た。

また上述の問題を改善するために考案された第１２図の
回路では、ゲート電極材料のＣＲによる遅延を利用し出
力バッファに用いられるトランジスタが徐々にオンする
為、出力バッファの出力線に接続されている負荷容量の
充放電は緩やかに行われるのでオーバーシュート、アン
ダーシュート現象は抑制される。しかし所定のゲート遅
延量を得る為のトランジスタサイズの調整がむずがしい
ことがある。また上記ゲート電極のＣＲによる遅延が大
だと、第９図のトランジスタＴＰＯ１゜ＴＮＯＩが同時
オンする期間が大となって、電源ＶＤＤＳＧＮＤ間に大
きな貫通電流が流れてしまう。また近年半導体技術の進
歩によるデバイスの微細化に伴い、ゲート電極材料の低
抵抗化が計られている今、ゲート電極材料のＣＲによる
遅延を利用して出力バッファスイッチング時に、出力信
号に発生するオーバーシュート、アンダーシュート現象
を抑制しようとしても、その実現は不可能である。

そこで本発明の目的は、上記従来の各問題点を改善する
ことができる出力バッファ回路を提供することにある。

［発明の構成］（課題を解決するための手段と作用）本発明は、（１）出力が共通接続されたＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタの各
ゲートが複数個に分割されており、その分割されたＰチ
ャネルＭＯＳトランジスタのゲート間を第１の抵抗素子
で接続し、かつＮチャネルＭＯＳトランジスタのゲート
間を第２の抵抗素子で接続した事を特徴とする出力バッ
ファ回路である。また本発明は、（２）前記第１゜第２
の抵抗素子として、拡散層を用いる事を特徴とする上記
（１）に記載の出力バッファ回路である。また本発明は
、（３）前記第１．第２の抵抗素子として、ＭＯＳトラ
ンジスタにより構成された第１．第２の遅延回路を用い
た事を特徴とする上記（１）に記載の出力バッファ回路
である。

即ち本発明では、出力バッファのトランジスタゲートを
分割し、そのゲート間を抵抗素子で接続する事によりト
ランジスタのオンを徐々に行う事ができるので出力線に
接続された負荷容量の充放電を緩やかに行うことができ
る。又、前記抵抗素子を所定のサイズに設定されたトラ
ンジスタで構成する事により、出力バッファスイッチン
グ時に発生する貫通電流を減少させる事ができる。従っ
て本発明では、半導体デバイスの高速化に伴い従来の出
力バッファにおいて出力バッファスイッチング時に発生
していたオーバーシュート、アンダーシュート現象を抑
制し、出力バッファスイッチング時における電源、接地
間の貫通電流を防ぐことができるので、電源を共用する
他素子の誤動作やラッチアップ現象を防ぐ事ができる。

又、本発明では、近年の半導体技術の進歩によるデバイ
スの微細化に伴い、ゲート電極の低抵抗化が図られても
、上記分割ゲート電極間に設けた抵抗素子により、第１
２図で述べたような問題を生じることがない。

（実施例）本発明の実施例を以下に示す。第１〜８図は本発明の実
施例をパターン・イメージの回路図で表現したものであ
る。第１図においては出力バッファのＰチャネルトラン
ジスタＴＰ０１のゲートをＰＣ１１〜ＰＧ１４に分割し
、その隣接ゲート間を拡散層による抵抗素子ＤＦＯＩ〜
ＤＦＯ３より接続し、ＮチャネルトランジスタＴＮＯＩ
のゲートはＮＧＩＩ〜Ｎ０１３に分割し、その隣接ゲー
ト間を拡散層による抵抗素子ＤＦ１１゜ＤＦ１２により
接続しており、それぞれソースＳは電源側で共通接続さ
れており、それぞれのドレインＤは出力線４２により共
通接続されている。

この回路では、入力４０が接続されるＣＭＯＳインバー
タによるプリバッファＩ　Ｖ　１．０の出力４１が、最
初にＰチャネルトランジスタのゲー）Ｐに１１．Ｎチャ
ネルトランジスタゲートＮＧＩＩに接続されており、そ
の後はそれぞれのゲート間を接続している拡散層の抵抗
を介して、ＰチャネルトランジスタにおいてはＴ４１→
’１”４２→Ｔ４３→・・・Ｔ４８、Ｎチャネルトラン
ジスタにおいてはＴ５１→Ｔ５２→Ｔ５３→・・・Ｔ５
６と徐々にオンしてゆく為、出力線４２に接続された負
荷容量　ＣＯ１の充放電は緩やかに行なわれる。このた
め第１０図のオーバーシュート。

アンダーシュート現象は抑制される。また第１図の如く
抵抗素子で分割ゲートを結ぶ構成では、遅延量の設定が
容品で、しかも拡散層の抵抗値は通常５０〜１００Ω１
０程度であり、拡散層パターンの形状により可変である
ので、所定のゲート遅延量を得る為の設定は容易である
。

第２図は本発明の異なる実施例である。この実施例にお
いては、出力バッファのＰチャネルトランジスタのゲー
トをＰＣＩＩ〜ＰＧ１４に、Ｎチャネルトランジスタの
ゲートをＮＧＩＩ〜Ｎに１３に分割し、その隣接ゲート
間を、入力側及び出力側にそれぞれ共通接続され、ゲー
トににＮＤ　（接地）の電位が与えられたＰチャネルト
ランジスタ（Ｐチャネル側はＴＰＩＩ〜ＴＰ１３、Ｎチ
ャネル側はＴＰ１４．ＴＰ１５）及びゲートにＶＤＤｇ
位が与えられたＮチャネルトランジスタ（Ｐチャネル側
はＴＮ１１〜ＴＮ１３、Ｎチャネル側はＴＭ１４．ＴＭ
０１）を用いて接続しており、Ｐチャネルトランジスタ
ＴＰＯＩのゲート間を接続しているＰチャネルトランジ
スタＴＰ１１〜ＴＰ１３それぞれのｇｍ（コンダクタン
ス）が、ＮチャネルトランジスタＴＮＯＩのゲート間を
接続しているＰチャネルトランジスタＴＰ　１４〜ＴＰ
１５それぞれのｇｍより大きく、Ｎチャネルトランジス
タＴＮＯＩのゲート間を接続しているＮチャネルトラン
ジスタＴＮ１４〜ＴＮ１５それぞれのｇｍが、Ｐチャネ
ルトランジスタＴＰＯＩのゲート間を接続しているＮチ
ャネルトランジスタＴＮ１１〜ＴＮ１３それぞれのｇｍ
より大きく設定されている。そして、それぞれのドレイ
ンＤは出力線４２により共通接続されており、入力点４
０のＣＭＯＳインバータによるプリバッファＩＶＩＯの
出力４１が、出力バッファのＰチャネルトランジスタＴ
ＰＯＩのゲートＰに１１及びＮチャネルトランジスタＴ
ＮＯＩのゲートＮＧ１１に接続されている。

第２図の回路において、入力ＩＮの入力点４０をＶＤＤ
［位からＧＮＤ電位に下げていくと、ＣＭＯＳインバー
タＩＶ１０のＰチャネルトランジスタがオンになり、ノ
ード４１の電位はＧＮＤ電位からあがり始める。次に出
力バッファにおいてはそのゲートＰＧＩＩ、ＮＧＩＩの
電位があがり始める。モしてＰチャネルトランジスタで
は、各分割されたゲート間を接続しているＰチャネルト
ランジスタＴＰ１１〜ＴＰ１３がオンになる事によりＰ
チャネルトランジスタ７４１〜７４８は急速にオフにな
り、貫通電流を防止できる。

この後出力バッファのＮチャネルトランジスタＴＮＯ１
においては、各分割されたゲート間を接続しているＮチ
ャネルトランジスタＴＮ１４〜ＴＮ１５がオンになるこ
とによってトランジスタ７５１〜Ｔ５６が徐々にオンし
ていく。この時ＮチャネルトランジスタＴＮ１４〜ＴＮ
１５のオン抵抗は、前記Ｎチャネルトランジスタ７５３
〜Ｔ５６のゲート電位が上がるにしたがってバックゲー
トバイアス効果により上昇し、前記ゲート電位の上昇は
緩やかなものになる。またトランジスタＴＰ１４、ＴＰ
１５は前記ゲート電位を最終的に完全な“１“レベルに
する働きをする。次に前記とは逆に信号入力ノード４０
をＧＮＤ電位からＶＤＤ電位に上げていくと、ＣＭＯＳ
インバータＩＶＩＯのＮチャネルトランジスタがオンに
なり、ノード４１の電位はＶＤＤ電位から下がり始める
。次に出力バッファにおいては、そのゲートＰＧＩ　１
、Ｎに１１の電位が下がり始め、Ｎチャネルトランジス
タＴＮＯＩにおいては、各分割されたゲート間を接続し
ているＮチャネルトランジスタＴＮ１４、ＴＭ０１がオ
ンになる事によりＮチャネルトランジスタＴ５１〜Ｔ５
６は急速にオフになり、貫通電流を防止できる。この後
出力バッファのＰチャネルトランジスタＴＰＯＩにおい
ては、各分割されたゲート間を接続しているＰチャネル
トランジスタＴＰＩＩ〜ＴＰ１３がオンになる事によっ
てトランジスタＴ４１〜Ｔ４８が徐々にオンしていく。

この時ＰチャネルトランジスタＴＰ１１〜ＴＰ１３のオ
ン抵抗は、前記Ｐチャネルトランジスタ７４３〜Ｔ４８
のゲート電位が下がるにしたがってバックゲートバイア
ス効果により上昇し、前記ゲート電位の上昇は緩やかな
ものになる。またトランジスタＴＮＩＩ〜ＴＮ１３は前
記ゲート電位を最終的に完全な“０“レベルにする働き
をする。

第３図は本発明の異なる実施例である。この第３図にお
いては、出力バッファのＰチャネルトランジスタのゲー
トをＰＣ１１〜ＰＧ１４に、Ｎチャネルトランジスタの
ゲートをＮＧＩＩ〜Ｎ０１３に分割し、その隣接ゲート
間を、Ｐチャネルトランジスタのゲート側は入力側及び
出力側がそれぞれ共通接続されゲートに入力ＩＮが与え
られているＰチャネルトランジスタＴＰ１１〜ＴＰ１３
及びゲートにＶＤＤ電位が与えられＮチャネルトランジ
スタＴＮＩＩ〜ＴＮ１３を用いて接続しており、Ｎチャ
ネルトランジスタのゲート側は、入力側及び出力側がそ
れぞれ共通接続されゲートにＧＮＤ電位が与えられたＰ
チャネルトランジスタＴＰ１４、ＴＰ１５及びゲートに
入力ＩＮが与えられているＮチャネルトランジスタＴＮ
１４、ＴＭ０１を用いて接続しており、Ｐチャネルトラ
ンジスタのゲート間を接続しているＰチャネルトランジ
スタＴＰ１１〜ＴＰ１３それぞれのｇｍが、Ｎチャネル
トランジスタ間を接続しているＰチャネルトランジスタ
ＴＰ１４、ＴＰ１５それぞれのｇｍより大きく、Ｎチャ
ネルトランジスタのゲート間を接続しているＮチャネル
トランジスタＴＮ１４、ＴＭ０１それぞれのｇｍが、Ｐ
チャネルトランジスタのゲート間を接続しているＮチャ
ネルトランジスタＴＮ１１〜ＴＮ１３それぞれのｇｍよ
り大きく設定されている。

そして、それぞれのドレインＤは出力線４２により共通
接続されており、ノード４０を入力点とするＣＭＯＳイ
ンバータによるプリバッファＩＶＩＯの出力４１が出力
バッファのＰチャネルトランジスタのゲートＰＧＩＩ及
びＮチャネルトランジスタのゲートＮＧＩＩに接続され
ている。

今、この第３図の回路において信号入力ＩＶをＶＤＤ電
位からＧＮＤ電位に下げていくと、ＣＭＯＳインバータ
ＩＶＩＯのＰチャネルトランジスタがオンになり、ノー
ド４１の電位はＧＮＤ電位から上がり始め、出力バッフ
ァにおいてはゲートＰＧ１１、ＮＧ１１の電位が上がり
始める。

そしてＰチャネルトランジスタＴＰＯＩでは、各分割さ
れたゲート間を接続しているＰチャネルトランジスタＴ
ＰＩＩ〜ＴＰ１３ではゲートに“０”レベルが与えられ
ており、これらのトランジスタがオンする事によりＰチ
ャネルトランジスタ７４１〜７４８は急速にオフになる
。この後出力バッファのＮチャネルトランジスタＴＮＯ
Ｉにおいては、各分割されたゲート間を接続しているＰ
チャネルトランジスタＴＰ１４、ＴＰ１５がオンになる
ことによってトランジスタ７５１〜Ｔ５６が徐々にオン
していく。この時ＮチャネルトランジスタＴＮ１４、Ｔ
Ｍ０１のゲートには、入力ノード４０の“０°レベルが
与えられている為、ＴＭ１４、ＴＭ０１はオフ状態にあ
る。次に前記とは逆に、信号入力ＩＮをＧＮＤ電位から
ＶＤＤ電位に上げていくと、ＣＭＯＳインバータＩＶＩ
ＯのＮチャネルトランジスタがオンになり、ノード４１
の電位はＶＤＤ電位から下がり始め、出力バッファにお
いてはゲートＰＧ１１、ＮＧ１１の電位が下がり始める
。そしてＮチャネルトランジスタＴＮＯＩでは、各分割
されたゲート間を接続しているＮチャネルトランジスタ
ＴＮ１４、ＴＭ０１では、ゲートに入力ノード４０の“
１”レベルが与えられており、これらのトランジスタが
オンする事によりＮチャネルトランジスタＴ５１〜Ｔ５
６は急速にオフになる。

その後出力バッファのＰチャネルトランジスタＴＰＯＩ
においては、各分割されたゲート間を接続しているＮチ
ャネルトランジスタＴＮ１１〜ＴＮ１３がオンになるこ
とによって、トランジスタＴ４１〜７４８が徐々にオン
していく。この時ＰチャネルトランジスタＴＰ１１〜Ｔ
Ｐ１３のゲートには入力ノード４０の“１ｍレベルが与
えられている為、ＴＰ１１〜ＴＰ１３はオフ状態にある
。

第４図は本発明の異なる実施例である。ここで出力バッ
ファのＰチャネルトランジスタＴＰＯ１のゲートをＰＣ
ＩＩ〜ＰＣ；１４に、ＮチャネルトランジスタＴＮＯＩ
のゲートをＮＧＩＩ〜Ｎ０１３に分割し、そのゲート間
をＰチャネルトランジスタのゲート側は、ゲートにＶＤ
Ｄ電位が与えられたＮチャネルトランジスタＴＮ２１〜
ＴＮ２３で接続し、それぞれ分割されたゲートＰＧ１２
〜ＰＧ１４１．：は、ゲートに入力点４ｏを接続しソー
スにインバータＩＶＩＯの出力４１を接続したＰチャネ
ルトランジスタＴＰ２１〜ＴＰ２３のドレインをそれぞ
れ接続している。

ＮチャネルトランジスタＴＮＯＩのゲート側は、ゲート
にＧＮＤＴＩｉ位が与えられたＰチャネルトランジスタ
ＴＰ２４、ＴＰ２５で接続し、それぞれの分割されたゲ
ートＮＧ１２、ＮＧ１３には、ゲートに入力点４０を接
続しソースにインバータＩＶＩＯの出力４１を接続した
ＮチャネルトランジスタＴＮ２４、ＴＮ２５のドレイン
をそれぞれ接続している。そして前記Ｐチャネルトラン
ジスタＴＰ２１〜ＴＰ２３それぞれのｇｍがＴＰ２４、
ＴＰ２５のそれより大きく、前記Ｎチャネルトランジス
タＴＮ２４、ＴＮ２５それぞれのｇｍがＴ２１〜ＴＮ２
３のそれより大きく設定されている。そしてトランジス
タ７４１〜７４８．７５１〜Ｔ５６それぞれのドレイン
は出力線４２により共通接続されており、ノード４０を
入力点とするＣＭＯＳインバータによるプリバッファ！
Ｎ１０の出力４１が出力バッファのＰチャネルトランジ
スタのゲートＰＧ１１及びＮチャネルトランジスタのゲ
ートＮＧ１１に接続されている。

今この第４図の回路において信号入力ノード４０をＶＤ
Ｄ７＠位からＧＮＤ電位に下げていくと、インバータＩ
ＶＩＯのＰチャネルトランジスタがオンになり、ノード
４１の電位はＧＮＤから上がり始める。モして出力バッ
ファのＰチャネルトランジスタＴＰＯＩにおいてはＴＰ
２１〜ＴＰ２３の入力点４０の“０°レベルが与えられ
ているので、これらのトランジスタがオンすることによ
り、Ｐチャネルトランジスタ７４１〜７４８は急速にオ
フする。この後出力バッファのＮチャネルトランジスタ
ＴＮＯ１においては、各分割されたゲート間を接続して
いるＰチャネルトランジスタＴＰ２４、ＴＰ２５がオン
になる市によってトランジスタＴ５１〜Ｔ５６は徐々に
オンしていく。この時ＮチャネルトランジスタＴＮ２４
、ＴＮ２５は、ゲート入力ノード４０の“０″レベルが
与えられている為オフ状態にある。次に前記とは逆に、
信号入力ノード４０をＧＮＤ電位からＶＤＤ電位に上げ
ていくと、ＣＭＯＳインバータＩＶＩＯのＮチャネルト
ランジスタがオンになり、ノード４１の電位はＶＤＤか
ら下がり始める。そして、出力バッファのＮチャネルト
ランジスタＴＮＯ１においては、トランジスタＴＮ２４
、ＴＮ２５のゲートに入力点４０“１”レベルが与えら
れているので、これらのトランジスタがオンする事によ
り、Ｎチャネルトランジスタ７５１〜Ｔ５６は急速にオ
フする。この後出力バッファのＰチャネルトランジスタ
ＴＰＯＩにおいては、各分割されたゲート間を接続して
いるＮチャネルトランジスタＴＮ２１〜ＴＮ２３がオン
になることによってトランジスタＴ４１〜７４８は徐々
にオンしていく。この時ＰチャネルトランジスタＴＰ２
１〜ＴＰ２Ｂは、ゲートに入力ノード４０の“１″レベ
ルが与えられている為オフ状態にある。

上記の第２図〜第４図における実施例においては、抵抗
素子として用いているトランジスタのｇｍを変化させて
やる事により、トランジスタのオン抵抗値を自由に設定
可能である。そして実施例にも示すように抵抗素子とし
て用いる各トランジスタのｇｍを所定の値に設定する事
よって出力バッファスイッチング時にオフ側のトランジ
スタゲートの充放電（スイッチング）を速く、オン側の
トランジスタゲートの充放電を遅くしてやる事により、
スイッチング時にＶＤＤ−出力バッファＰチヤネルトラ
ンジスタＴＰＯＩ−出力バッファＮチャネルトランジス
タＴＮＯ１−ＧＮＤ間に流れる貫通電流を減少させてい
る。

第５図は第２図の変形例で、プリバッファ部をＮチャネ
ルトランジスタＴＩ、ＰチャネルトランジスタＴ２で構
成している。これらトランジスタはゲート入力ＩＮで制
御され、トランジスタＴ１がオンのときＰチャネル出力
バッファＴＰＯ１が制御され、トランジスタＴ２がオン
のときＮチャネル出力バッファＴＮＯＩが制御される。

第６図も第２図の変形例で、ゲートと６１〜Ｇ３のプリ
バッファ部とし、本山力バッファ回路をトライステート
回路としている。即ち入力ＩＮ、ＥＮの組み合わせによ
り、出力バッファトランジスタＴＰ０１、ＴＮｏｌを、
オンとオフの動作関係以外に、ゲートＧ２、Ｇ３の出力
によりＴＰＯＩ、ＴＮＯＩを同時に、オフの動作即ち出
力４２をハイ・インピーダンス状態とすることができる
ようにしである。

また第７図及び第８図は本発明の片方チャネルの出力バ
ッファとしての実施例で、第７図はＰチャネルトランジ
スタで第８図はＮチャネルトランジスタにより出力バッ
ファを構成したものである。

即ち、第７図においては、分割ゲートの接続用トランジ
スタＴＮ１１〜ＴＮ１３、ＴＰＩＩ〜ＴＰ１３、第８図
においてはＴＭ１４、ＴＭ０１、ＴＰ１４、ＴＰ１５の
うち、オンさせる方のトランジスタのｇｍは小として徐
々にオンさせるようにし、オフさせる方のトランジスタ
のｇｍは大として早くオフさせるようにして貫通電流（
トランジスタＴＰＯＩまたはＴＮＯＩを介した電源間電
流）を小とし、前実施例と同様の効果を得ることができ
る。

尚、本発明はこれらに実施例示された回路に限定される
ものではなく他にもいろいろな変形実施が可能である。

［発明の効果］以上のように本発明によれば、出力バッファのトランジ
スタゲートを分割しそのゲート間を抵抗素子で接続する
事によりトランジスタのオンを徐々に行う事ができるの
で出力線に接続された負荷容量の充放電を緩やかに行う
ことができる。又、前記抵抗素子を所定のサイズに設定
されたトランジスタで構成する事により、出力バッファ
スイッチング時に発生する貫通電流を減少させる事がで
きる。

このように、本発明によれば半導体デバイスの高速化に
伴い従来の出力バッファにおいて出力バッファスイッチ
ング時に発生していたオーバーシュート、アンダーシュ
ート現象を抑制し、出力バッファスイッチング時におけ
るＶＤＤ−ＧＮＤ間の貫通電流を防ぐことができるので
電源を共用する他素子の誤動作やラッチアップ現象を防
ぐ事ができる。又、本発明によればトータルとしての出
力バッファサイズが従来と変わらない為従来と比較して
も同等の出力電流特性を得る事ができる。

またゲート電極の低抵抗化が図られても、分割ゲートに
別途抵抗素子を接続するので、問題は生じないし、信号
遅延時間の正確化もはかれる。

【図面の簡単な説明】

第１図ないし第８図は本発明の各実施例の回路図、第９
図は従来の出力バッファ回路図、第１０図はその入出力
特性図、第１１図及び第１２図は第９図を更に具体化し
て示す回路図である。ＴＰＯＩ・・・出力バッファのＰチャネルトランジスタ
、ＴＮＯｌ・・・出力バッファのＮチャネルトランジス
タ、ＰＧＩＩ〜ＰＧ１４・・・Ｐチャネル側分割ゲート
、ＮＧＩＩ〜Ｎ０１３・・・Ｎチャネル併１分割ゲート
、Ｓ・・・ソース、Ｄ・・・ドレイン、ＤＦＯ１〜ＤＦ
Ｏ３、ＤＦｌｌ、ＤＦ１２・・・抵抗素子、ＴＮ１１〜
ＴＮ１５、ＴＰ１１〜ＴＰ１５・・・抵抗素子用トラン
ジスタ、ＩＶＩＯ・・・ＣＭＯＳインバータ。第１図

Claims

【特許請求の範囲】

（１）出力が共通接続されたＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタの各ゲートが複
数個に分割されており、その分割されたＰチャネルＭＯ
Ｓトランジスタのゲート間を第１の抵抗素子で接続し、
かつＮチャネルＭＯＳトランジスタのゲート間を第２の
抵抗素子で接続した事を特徴とする出力バッファ回路。
（２）前記第１、第２の抵抗素子として、拡散層を用い
る事を特徴とする請求項１に記載の出力バッファ回路。
（３）前記、第１、第２の抵抗素子として、ＭＯＳトラ
ンジスタにより構成された第１、第２の遅延回路を用い
た事を特徴とする請求項１に記載の出力バッファ回路。
（４）前記抵抗素子として用いる第１、第２の遅延回路
に、入力側及び出力側がそれぞれ共通接続されゲートに
低レベル電位が与えられたＰチャネルＭＯＳトランジス
タ及びゲートに高レベル電位が与えられたＮチャネルＭ
ＯＳトランジスタを用い、第１の遅延回路のＰチャネル
ＭＯＳトランジスタのｇｍが第２の遅延回路のＰチャネ
ルＭＯＳトランジスタのｇｍより大きく、第２の遅延回
路のＮチャネルＭＯＳトランジスタのｇｍが第１の遅延
回路のＮチャネルＭＯＳトランジスタのｇｍより大きい
事を特徴とする請求項３に記載の出力バッファ回路。
（５）前記抵抗素子として用いる第１、第２の遅延回路
に、入力側及び出力側が共通接続されたＰチャネルＭＯ
Ｓトランジスタ及びＮチャネルＭＯＳトランジスタを用
い、第１の遅延回路のＰチャネルＭＯＳトランジスタの
ゲートには、出力バッファの入力信号と反転の入力が与
えられ、ＮチャネルＭＯＳトランジスタのゲートには高
レベル電位が与えられており、第２の遅延回路のＰチャ
ネルＭＯＳトランジスタのゲートには低レ　ベル電位が
与えられ、ＮチャネルＭＯＳトランジスタのゲートには
出力バッファの入力信号と反転の入力が与えられており
、第１の遅延回路のＰチャネルＭＯＳトランジスタのｇ
ｍが第２の遅延回路のＰチャネルＭＯＳトランジスタの
ｇｍより大きく、第２の遅延回路のＮチャネルＭＯＳト
ランジスタのｇｍが第１の遅延回路のＮチャネルＭＯＳ
トランジスタのｇｍより大きい事を特徴とする請求項３
に記載の出力バッファ回路。
（６）前記抵抗素子として用いる第１の遅延回路に、ゲ
ートに高レベル電位が与えられたＮチャネルＭＯＳトラ
ンジスタを用い、第２の遅延回路にはゲートに低レベル
電位が与えられたＰチャネルＭＯＳトランジスタを用い
、出力バッファのＰチャネルＭＯＳトランジスタの分割
されたゲート各々に、ソース側に出力バッファの入力が
接続されゲートに出力バッファの入力と反転の信号が与
えられた第２の遅延回路のＰチャネルＭＯＳトランジス
タよりｇｍが大きいＰチャネルＭＯＳトランジスタのド
レイン側を接続し、出力バッファのＮチャネルＭＯＳト
ランジスタの分割されたゲート各々に、ソース側に出力
バッファの入力が接続されゲートに出力バッファの入力
と反転の信号が与えられた第１の遅延回路のＮチャネル
ＭＯＳトランジスタよりｇｍが大きいＮチャネルＭＯＳ
トランジスタのドレイン側を接続する事を特徴とする請
求項３に記載の出力バッファ回路。
（７）前記分割されたゲート間を抵抗素子により接続さ
れた出力バッファのＮチャネル側回路を除去し、分割さ
れたゲートを持つトランジスタをＰチャネル側出力バッ
ファだけで構成する事を特徴とする請求項１ないし６の
いずれか１つの項に記載の出力バッファ回路。
（８）前記分割されたゲート間を抵抗素子により接続さ
れた出力バッファのＰチャネル側回路を除去し、分割さ
れたゲートを持つトランジスタをＮチャネル側出力バッ
ファだけで構成する事を特徴とする請求項１ないし６の
いずれか１つの項に記載の出力バッファ回路。