JPH0314152A - データ／アドレストレーサ機能付入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要〕 共通ハスインタフェースを介して本体装置と蓄積プログ
ラム方式により動作する入出力制御装置に関し、 共通ハスデータ転送時の障害を直接デイスプレィ等によ
り監視することを目的とし、 該人出力制御装置に、Ｃ−Ｂｕｓ信号監視部とシリアル
入出力ポート部とを備え、 Ｃ−ＢＵＳ信号監視部は共通バス制御信号線を捕捉する
制御信号ラッチ部と、共通バスのデータ線を捕捉するデ
ータラッチ部と、共通バスのアドレス線を捕捉するアド
レスランチ部と、上記各ラッチ部をゲート制御する制御
部とからなり、入出力制御装置のＭＰＵからの書き込み
／読み出し可能な制御信号により、アドレスとデータの
マツチングを取り、シリアル入出力ボート部へ接続され
る装、置からの・コマンドにより、共通バスのアドレス
、データ、制御信号の動作情況を確認するように構成す
る。

〔産業上の利用分野〕

本発明は、共通バスインタフェースを介して本体装置と
蓄積プログラム方式により動作する入出力制御装置のデ
ータ／アドレストレーサ機能に関する。

電子交換機においては、従来から複数のプロセッサによ
る共通制御方式が採用されており、各回線を通信制御す
る入出力制御装置は共通バスによりチャネル制御装置に
並列接続されている。

入出力制御装置の接続構成図を第４図に示す。

図において、１１．２１は主メモリ、１２．２２はプロ
セッサ、１３．２３はチャネル制御装置、１４．２４は
入出力制御装置を示す。

入出力制御装置１４はチャネル制御装置１３に、人出力
制御装置２４はチャネル制御装置ｆ２３に接続され、入
出力制御装置は共通ハスによりチャネル制御装置に並列
接続されている。主メモ１月１、プロセッサ１２．チャ
ネル制御装置１３の系列と主メモリ２１、プロセッサ２
２．チャネル制御装置２３の系列とは互いにデュアル接
続されている。また入出力制御装置１４．２４は回線と
インタフェース接続され、プロトコル制御部こより信号
の流れやデータのやりとりチエツクを行っている。

〔従来の技術〕

従来の入出力制御装置のブロック構成図を第５図に示す
。図において、１はＣ−Ｂ　Ｕ　Ｓ制御部、２はＲＯＭ
、３はＭＰＵ、４はＨＤＬＣ制御部、５はインタフェー
ス部、６はＤＭＡＣ１７はメモリ、２０は入出力制御装
置を示す。

Ｃ−ＢＵＳ制御部１は共通バスのアドレス線、データ線
、制御線に接続され、共通バス（Ｃ−ＢＵＳ）との入出
力制御を行うインタフェースで、インタフェース部５は
回線との接続インタフェースであり、プロトコル制御に
より交換機間の接続を行う。ＨＤＬＣ制御部４はインタ
フェース部５に接続され、回線側の物理的制御を行う。

ＤＭＡＣ６はダイナミック・メモリ・アクセス制御部で
、メモリ７のダイナミックＲＡＭ／スタティックＲＡＭ
への書き込み、読み出し制御を行う。またＲＯＭ２はメ
モリ、ＭＰＵ３はマイクロプロセッサで、入出力制御装
置の処理動作を蓄積制御する。

〔発明が解決しようとする課題〕

上記従来の共通バス配下にある入出力制御装置２０にお
いて、Ｃ−ＢＵＳデーデー送時の障害はＣＢＵＳ信号を
全て測定器（例えばロジックアナライザ等）に接続して
、直接信号を見るしかなかった。しかし高速Ｄ’ＭＡ　
（ダイナミック・メモリ・アクセス）動作を行うＣ−Ｂ
ＵＳの転送において、転送データの何れかのデータに障
害（ビット欠け、１ピントぼけ等が発生）、あるいは当
然発生しなければならない割り込み信号が発生しない等
の障害が発生した時に、前記測定器で直接信号を見るこ
とは不可能であった。

本発明では上記問題を解決するため、入出力制御装置２
０内にＣ−Ｂｕｓ信号を監視する監視部と、システムコ
ンソールとの接続インタフェースとを設けて、データ／
アドレストレーサ機能を入出力制御装置に持たし、保守
者等からの指示により操作して障害監視することを目的
とする。

〔課題を解決するための手段〕

本発明の入出力制御装置の原理構成図を第１図に示す。

図において、ｌはＣ−ＢＵＳ制御部、２はＲＯＭ、３は
ＭＰＵ、４はＨＤＬＣ制御部、５はインタフェース部、
６はＤＭＡＣ１７はメモリ、８はＣ−ＢＵＳ信号監視部
、９はシリアル入出力ボート部、１０は入出力制御装置
を示す。

本発明で従来の入出力制御装置構成に負荷された部分は
、データ／アドレストレーサ機能を有するＣ−ＢＵＳ信
号監視部８と、外部システムコンソールとの接続インタ
フェースのシリアル入出力ボート部９である。シリアル
入出力ボート部９はＲ３−２３２Ｃインタフエースから
なり、Ｔ　Ｔ　ＬレベルをＲ３−２３２Ｃのレベルへ単
純に変換するプロトコル用インタフェースである。Ｃ−
Ｂ　ＵＳ信号監視部８は共通バスの制御信号線を捕捉す
る制御信号ラッチ部８１と、共通ハスのデータ線を捕捉
するデータラッチ部８２と、共通ハスのアドレス線を捕
捉するアドレスラッチ部８３と、これらのラッチ部をゲ
ート制御する制御部８４とからなる。

入出力制御装置１０のＭＰＵ３からの書き込み／読み出
し可能な制御信号により、アドレスとデータのマツチン
グを取り、シリアル入出力ボート部９へ接続される装置
からのコマンドにより、共通ハスのアドレス、データ、
制御信号の動作情況を確認するように構成する。なおＲ
ＯＭ２内にトレース機能実施のためのプログラムを持ち
、入出力制御装置１０のデータ／アドレストレース機能
を制御する。

〔作用〕

■　入出力制御装置の障害監視のため、保守者がシリア
ル入出力ボート部９に接続されたシステムコンソールか
らキーインする。

■　Ｃ−ＢＵＳ信号監視部８が起動され、アドレスラッ
チ部８３により共通ハスのアドレス線を捕捉し、デーク
ラ・ソチ部８２により共通バスのデータ線を捕捉し、制
御信号ランチ部８１により共通バスの制御信号線を捕捉
する。

■　保守者はコンソールによりマツチングしたいアドレ
スとデータとを指定してキー人力する。

■　入出力制御装置１０のＭＰＵ３からの書き込み／読
み出し信号により制御部８４が起動し、マツチングされ
たアドレス線とデータ線と信号制御線のラッチ信号がコ
ンソールに出力される。

■　保守者がコンソールを見てマツチングされたアドレ
スとデータとを確認してトレース開始のコマンドを入力
する。

■　指定条件にマツチしたデータ及び制御線の情報がコ
ンソールへ出力され、保守者はデイスプレィ等により指
定された共通バスのデータ転送時の障害情報を監視する
ことができる。

〔実施例〕

本発明の実施例の（、−ＢＵＳ信号監視部の回路構成図
を第２図に示す。図において、３はＭＰＵ、３１はアド
レスレジスタ、３２はデータレジスタ、３３は制御信号
レジスタ、３４ばアドレスコンベアレジスタ、３５はデ
ータコンベアレジスタ、３６はメタ１−レジスタ、３７
はアドレスセレクタを示す。

アドレスレジスタ３１とアドレスコンベアレジスタ３４
はアドレスラッチ部を、データレジスタ３２とデータコ
ンベアレジスタ３５はデータラッチ部を、制御信号レジ
スタ３３は制御信号ランチ部を構成する。その他の回路
構成部分はＭＰＵ３からの書き込み／読み出し信号をゲ
ート制御する制御部を構成する。

スタートレジスタ３６はＭＰＵ３からのアクセス信号に
よりアドレスコンベアレジスタ３４とデータコンベアレ
ジスタ３５の比較動作を開始し、アドレスレジスタ３１
とデータレジスタ３２とはＭＰＵ３からのアドレスとデ
ータとの設定信号をラッチし、アドレスコンベアレジス
タ３４とデータコンベアレジスタ３５でアドレス信号及
びデータ信号を入力して、アドレスレジスタ３１とデー
タレジスタ３２からの設定信号とマツチングする。アド
レスとデータのマツチング信号はＭ　Ｐ　ｔＪ　３に送
出されると共に、Ｃ−Ｂｕｓ制御信号を制御信号レジス
タ３３でラッチしてラッチ信号をＭＰＵ３に送出する。

なおアドレスセレクタ３７はアドレスセレクト信号を送
出してアドレスコンベアレジスタ３４とデータコンベア
レジスタ３５からのマツチング信号をゲート制御する。

以上の回路動作により（、−ＢＵＳのアドレス線とデー
タ線の指定された回線にマツチングし、マツチングされ
たアドレス、データと制御信号をラッチする。ランチさ
れたアドレス、データと制御信号はシステムコンソール
により動作状態を監視することができる。

上記実施例のＭＰＵプログラムの処理フローチャートを
第３図に示す。ＭＰＵプログラムは入出力装置のＲＯＭ
に内蔵されている。

常時はコンソールからのスタートコマンドキー０ が入力されるのを待っている状態（４１）。スタートコ
マンドが入力されたかどうかをチエツクしく４２）、コ
マンドが入力されればアドレスマツチコマンドかどうか
をチエツクする（４３）。アドレスマツチコマンドであ
ればマツチアドレス入力持もとなり、（４４）アドレス
設定キーが入力されたかどうかをチエツクする（４５）
。キーが入力されればアドレスマツチレジスタへ設定ア
ドレスを書き込む（４６）。次に（４３）においてアド
レスマツチコマンドでなければ、データマツチコマンド
かどうかをチエツクする（４７）。データマツチコマン
ドであればマツチデータ入力待ちとなｌ’Ｊ　（４８）
、データ設定キーが入力されたかどうかをチエツクする
（４９）。キーが入力されればデータマツチレジスタへ
設定データを書き込む（５０）。次に（４７）において
データマツチコマンドでなければ再びコマンド入力待ち
になる（５１）。

アドレスマツチレジスタとデータマツチレジスタへの書
き込みが終わるとトレーススタートコマンド待ちの状態
になる（５２）。トレーススタートコマンドキーが入力
されたかどうかをチエツクする（５３）。トレーススタ
ートコマンドキーればトレースが開始される（５４）。

入力設定したアＩＳレス、データ設定条件と条件がマツ
チしていることを確かめ（５５）、コンソールからの条
件ＯＫ出力によりマツチデータ及び制御線情報をシリア
ル入出力ポート部からコンソールのデイスプレィに送出
表示する（５６）。トレース情報送出が終われば再びス
タートコマンド入力待ちの状態になる（４１）。

〔発明の効果〕

以」二本発明の入出力制御装置により、共通ハスのデー
タ転送時の情報が逐次コンソール制御によりデイスプレ
ィ表示されるので、データ転送時の障害が早期発見され
、障害情況を解析することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２回は実施例の回路構
成図、第３図は実施例の処理フローチャート、第４図は
入出力制御装置の接続構成図、第１ ］　２ ５回は従来例のブロック構成図を示す。 図において、■はＣ−ＢＵＳ制御部、２はＲＯＭ、３ば
Ｍ　Ｐ　ｔＪ、４はＨ　Ｄ　Ｊ，　Ｃ制御部、５はイン
タフェース部、６はＤＭＡＣ、７はメモリ、８はＣ−Ｂ
ＵＳ信号監視部、９はシリアル入出力ボート部、１０，
　２０，　１４．　２４は入出力制御装置、１１．　２
１は主メモリ、１２．　２２はプロセッサ、１３．　２
３はチャネル制御装置、３１はアドレスレジスタ、３２
はデータレジスタ、３３は信号制御レジスタ、３４はア
ドレスコンベアレジスタ、３５はデータコンベアレジス
タ、３６はスタートレジスタ、３７はアドレスセレクタ
、８１は制御信号ラッチ部、８２はデータラッチ部、８
３はアドレスラッチ部、８４は制御部を示す。なお（４
１）〜（５６）はフローチャートのステップ番号を示す
。 ■ ３ ２卜

Claims (1)

1. 【特許請求の範囲】 　共通バスインタフェースを介して本体装置と蓄積プロ
   グラム方式により動作する入出力制御装置において、 該入出力制御装置（１０）に、Ｃ−ＢＵＳ信号監視部（
   ８）とシリアル入出力ポート部（９）とを備え、Ｃ−Ｂ
   ＵＳ信号監視部（８）は共通バス制御信号線を捕捉する
   制御信号ラッチ部（８１）と、共通バスのデータ線を捕
   捉するデータラッチ部（８２）と、共通バスのアドレス
   線を捕捉するアドレスラッチ部（８３）と、上記各ラッ
   チ部をゲート制御する制御部（８４）とからなり、 入出力制御装置（１０）のＭＰＵ（３）からの書き込み
   ／読み出し可能な制御信号により、アドレスとデータの
   マッチングを取り、シリアル入出力ポート部（９）へ接
   続されつ装置からのコマンドにより、共通バスのアドレ
   ス、データ、制御信号の動作情況を確認することを特徴
   とするデータ／アドレストレーサ機能付入出力制御装置
   。