JPH022402A - プログラマブル・コントローラ - Google Patents
プログラマブル・コントローラInfo
- Publication number
- JPH022402A JPH022402A JP63143572A JP14357288A JPH022402A JP H022402 A JPH022402 A JP H022402A JP 63143572 A JP63143572 A JP 63143572A JP 14357288 A JP14357288 A JP 14357288A JP H022402 A JPH022402 A JP H022402A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- input
- programmable controller
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Testing And Monitoring For Control Systems (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は、プログラマブルコントローラに関し、特にそ
の入出力パスチエツク機構の改良を図ったものである。
の入出力パスチエツク機構の改良を図ったものである。
第４図はプログラマブルコントローラの一般的構成例を
示し、プロセッサ１と人出カモジュール２とが入出力バ
ス３を介して接続されている。
示し、プロセッサ１と人出カモジュール２とが入出力バ
ス３を介して接続されている。
そして、入出力データの授受に係る入出力バス３の仕様
としては、第５図に示すような信号系が採用されており
、第５図番部の信号は、次表に示すような意味を持つも
のである。
としては、第５図に示すような信号系が採用されており
、第５図番部の信号は、次表に示すような意味を持つも
のである。
このような構成において、人力モジュールからの信号の
読出しおよび出力モジュールからの信号の書込みは、そ
れぞれ、第６図（＾）および（Ｂ）に示すようなタイミ
ングにて行われる。しかして、このようなプログラマブ
ルコントローラでは、入出力の信頼性向上のため、以下
のようにデータアクセスが行われている。
読出しおよび出力モジュールからの信号の書込みは、そ
れぞれ、第６図（＾）および（Ｂ）に示すようなタイミ
ングにて行われる。しかして、このようなプログラマブ
ルコントローラでは、入出力の信頼性向上のため、以下
のようにデータアクセスが行われている。
まず、入力モジュールでは、第７図（Ａ）に示すような
回路が設けられ、同図（Ｂ）に示すような手順をプロセ
ッサ１が実行することにより入力データの読出しが行わ
れる。すなわち、外部機器からの入力データをＴＥＮＤ
信号によりラッチ回路２１１にラッチしくステップ５１
） 、ＲＤ信号により動作する出力部２１２を付勢して
データバスから入力データを読出す、この読出しを２回
行い（ステップζ３゜ＳＳ） 、 ２回分のデータ■、
■を照合して（ステップＳ７）、両者が一致していれば
入力データを確定しくステップＳ９）、不一致であれば
再度試みる。
回路が設けられ、同図（Ｂ）に示すような手順をプロセ
ッサ１が実行することにより入力データの読出しが行わ
れる。すなわち、外部機器からの入力データをＴＥＮＤ
信号によりラッチ回路２１１にラッチしくステップ５１
） 、ＲＤ信号により動作する出力部２１２を付勢して
データバスから入力データを読出す、この読出しを２回
行い（ステップζ３゜ＳＳ） 、 ２回分のデータ■、
■を照合して（ステップＳ７）、両者が一致していれば
入力データを確定しくステップＳ９）、不一致であれば
再度試みる。
また、出力モジュールには、第８図（Ａ）に示すような
回路が設けられ、同図（Ｂ）に示すような手順をプロセ
ッサ１が実行することにより出力データの書込みが行わ
れる。
回路が設けられ、同図（Ｂ）に示すような手順をプロセ
ッサ１が実行することにより出力データの書込みが行わ
れる。
すなわち、ＷＲ傷信号より出力データを１段目のラッチ
２０１にセットする（ステップ５ｌｌ）。その後、ＲＤ
信号により出力部２０３を動作させて１段目のラッチデ
ータを読出しくステップ５１３）、書込みデータと読出
しデータとが一致したことを確認しくステップ５１５）
、はじめてＴＥＮＤ信号により１段目のラッチデータを
２段目のラッチ２０２に転送する。そして、これが出力
データとなる。一方、不一致であればリトライする。
２０１にセットする（ステップ５ｌｌ）。その後、ＲＤ
信号により出力部２０３を動作させて１段目のラッチデ
ータを読出しくステップ５１３）、書込みデータと読出
しデータとが一致したことを確認しくステップ５１５）
、はじめてＴＥＮＤ信号により１段目のラッチデータを
２段目のラッチ２０２に転送する。そして、これが出力
データとなる。一方、不一致であればリトライする。
（発明が解決しようとする課題）
しかしながら、以上のようなデータアクセスによっても
、不十分な場合がある。
、不十分な場合がある。
例えば、第９図に示すように、アドレスバスとデータバ
スとが短絡していた場合を考える。図に示すように、ア
ドレス線＾４とデータ線ＢＯとが短絡すると、Ａ４＝“
Ｌ″のときＢＯは常時”Ｌ”となリ、入力モジュールに
おける２度読み照合手順を踏んでも誤ったデータを人力
データとしてしまうことになる。
スとが短絡していた場合を考える。図に示すように、ア
ドレス線＾４とデータ線ＢＯとが短絡すると、Ａ４＝“
Ｌ″のときＢＯは常時”Ｌ”となリ、入力モジュールに
おける２度読み照合手順を踏んでも誤ったデータを人力
データとしてしまうことになる。
また、第１０図に示すように、データバス相互間に短絡
時を考える。図に示すように、データ線ＢＯと８１とが
短絡した場合、それらＢＯとＢｌのいずれかが“Ｈ”で
いずれかがＬの場合、ＢＯおよびＢ１が共に“Ｌ“とな
りやはり人力モジュールにおける２度読み照合手順を踏
んでも誤ったデータを人力データとしてしまうことにな
る。
時を考える。図に示すように、データ線ＢＯと８１とが
短絡した場合、それらＢＯとＢｌのいずれかが“Ｈ”で
いずれかがＬの場合、ＢＯおよびＢ１が共に“Ｌ“とな
りやはり人力モジュールにおける２度読み照合手順を踏
んでも誤ったデータを人力データとしてしまうことにな
る。
以上のように、従来プログラマブルコントローラには、
人出カモジュールにおける２度読み照合手順を踏まえて
も、バス短絡を検出できず誤ったデータを入出力データ
としてしまうおそれがあった。
人出カモジュールにおける２度読み照合手順を踏まえて
も、バス短絡を検出できず誤ったデータを入出力データ
としてしまうおそれがあった。
本発明は、入出力バスでのアドレスバスとデータバス間
の短絡あるいはデータバス相互間の短絡を検出し、誤っ
た人出力データがアクセスされるのを防止して、信頼性
の高いプログラマブルコントローラを提供することを目
的とする。
の短絡あるいはデータバス相互間の短絡を検出し、誤っ
た人出力データがアクセスされるのを防止して、信頼性
の高いプログラマブルコントローラを提供することを目
的とする。
［課題を解決するための手段］
そのために、本発明では、プロセッサと人出カモジュー
ルとをバスラインを介して結合してなるプログラマブル
・コントローラにおいて、プロセッサは、人出カモジュ
ールをデータ入出力に関与させない状態でバスラインに
関して所定のデータをアクセスすることにより、バスラ
インの短絡を検出する手段を具えたことを特徴とする。
ルとをバスラインを介して結合してなるプログラマブル
・コントローラにおいて、プロセッサは、人出カモジュ
ールをデータ入出力に関与させない状態でバスラインに
関して所定のデータをアクセスすることにより、バスラ
インの短絡を検出する手段を具えたことを特徴とする。
本発明では、人出カモジュールにデータ入出力を行わせ
ない状態で、アドレスバスをＬに固定しデータを読み込
むことによりアドレスバスとデータバス間の短絡を検出
したり、テストパターンを出力モジュールにセットし読
出して照合することによりデータバス相互間の短絡を検
出する。
ない状態で、アドレスバスをＬに固定しデータを読み込
むことによりアドレスバスとデータバス間の短絡を検出
したり、テストパターンを出力モジュールにセットし読
出して照合することによりデータバス相互間の短絡を検
出する。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明プログラマブルコントローラによるアド
レスバス−データバス間短絡検出処理手順の一例を示す
。この手順は、第４図のような構成のプログラマブルコ
ントローラに採用することができ、プロセッサ１が通常
有するシステムプログラムに本手順を設けておくことが
できる。
レスバス−データバス間短絡検出処理手順の一例を示す
。この手順は、第４図のような構成のプログラマブルコ
ントローラに採用することができ、プロセッサ１が通常
有するシステムプログラムに本手順を設けておくことが
できる。
本手順が起動すると、まずステップ５２１において、ア
ドレスバス信号へ〇〜Ａ４を全てＬとし、ステップＳ２
３にていずれの人出カモジュール２もアクセスしない状
態でデータバスＢＯ〜８７上のデータを読出す。そして
、ステップＳ２５にてデータが全てＨであるかどうかの
チエツクをする。第９図に示したように、データバスは
５ｖにプルアップされているため、何ら異常がなければ
読出したデータは全てＨになるはずであるが、もしデー
タバスとアドレスバスとのいずれかが短絡している場合
には、アドレスバスＡＯ〜Ａ４全てがＬであることより
、短絡が存在するデータバスラインはＬとなる。すなわ
ち、これにより短絡の有無を認識することができる（ス
テップＳ２７，５２９）。
ドレスバス信号へ〇〜Ａ４を全てＬとし、ステップＳ２
３にていずれの人出カモジュール２もアクセスしない状
態でデータバスＢＯ〜８７上のデータを読出す。そして
、ステップＳ２５にてデータが全てＨであるかどうかの
チエツクをする。第９図に示したように、データバスは
５ｖにプルアップされているため、何ら異常がなければ
読出したデータは全てＨになるはずであるが、もしデー
タバスとアドレスバスとのいずれかが短絡している場合
には、アドレスバスＡＯ〜Ａ４全てがＬであることより
、短絡が存在するデータバスラインはＬとなる。すなわ
ち、これにより短絡の有無を認識することができる（ス
テップＳ２７，５２９）。
しかして、短絡が無い場合、すなわちアドレスバス、デ
ータバスに異常が無い場合には、そのままプログラマブ
ルコントローラとしての動作を続ければよいし、短絡が
検知された場合には表示器、ブザーなど適宜の報知手段
により操作者にその旨を報知すればよい。
ータバスに異常が無い場合には、そのままプログラマブ
ルコントローラとしての動作を続ければよいし、短絡が
検知された場合には表示器、ブザーなど適宜の報知手段
により操作者にその旨を報知すればよい。
なお、アドレスバス−データバス間の短絡のみならず、
データバスが他のしの信号ラインと短絡したような異常
も、本手順によってチエツク可能である。
データバスが他のしの信号ラインと短絡したような異常
も、本手順によってチエツク可能である。
第２図はデータバス相互間の短絡検出手順の一例を示す
。本例では、プロセッサ１から最も離れた出力モジュー
ルに対し、データバスＢｌ〜Ｂ７について順次にテスト
データを書込んだ後に、第８図（Ａ）の回路に対して行
ったのと同様の読出し照合チエツクを行うものであり、
この時ＴＥＮＤをセットしないためデータは外部には出
力されない。そして、すべてのデータバスについて異常
がなければ短絡無しとしてプログラマブルコントローラ
の動作を続行し、いずれかでも異常があれば短絡有りと
して適宜の報知を行うようにすることができる（ステッ
プＳ４Ｃ，５４９）。
。本例では、プロセッサ１から最も離れた出力モジュー
ルに対し、データバスＢｌ〜Ｂ７について順次にテスト
データを書込んだ後に、第８図（Ａ）の回路に対して行
ったのと同様の読出し照合チエツクを行うものであり、
この時ＴＥＮＤをセットしないためデータは外部には出
力されない。そして、すべてのデータバスについて異常
がなければ短絡無しとしてプログラマブルコントローラ
の動作を続行し、いずれかでも異常があれば短絡有りと
して適宜の報知を行うようにすることができる（ステッ
プＳ４Ｃ，５４９）。
なお、テストデータとしては、第３図に示すように、デ
ータのいずれか１ビツトがＬである８ｆ！類のデータを
用意しておき、上記手順において順次に用いればよい、
このようなテストデータは、プロセッサ１のＲＯＭ等に
格納しておくこともできる。そして、読出しデータにつ
き第３図示のデータと照合を行えばよい。データバス間
にて短絡がある場合書込みデータと読出しデータとが不
一致になるので、異常の検出が行えることになる。
ータのいずれか１ビツトがＬである８ｆ！類のデータを
用意しておき、上記手順において順次に用いればよい、
このようなテストデータは、プロセッサ１のＲＯＭ等に
格納しておくこともできる。そして、読出しデータにつ
き第３図示のデータと照合を行えばよい。データバス間
にて短絡がある場合書込みデータと読出しデータとが不
一致になるので、異常の検出が行えることになる。
以上説明したように、本発明によれば、入出力バスにお
けるアドレスバスとデータバスとの間の短絡およびデー
タバス相互間の短絡を検出できるようにしたので、誤入
力、誤出力を防止することができ、プログラマブルコン
トローラの信頼性を向上することができる。
けるアドレスバスとデータバスとの間の短絡およびデー
タバス相互間の短絡を検出できるようにしたので、誤入
力、誤出力を防止することができ、プログラマブルコン
トローラの信頼性を向上することができる。
第１図は本発明プログラマブルコントローラによるアド
レスバス−データバス間の短絡検出手順の一例を示すフ
ローチャート、 第２図は同じくデータバス間の短絡検出手順の一例を示
すフローチャート、 第３図は第２図示の手順で用い・ることができるテスト
データを示す説明図、 第４図はプログラマブルコントローラの一般的構成例を
示すブロック図、 第５図は第４図におけるプロセッサー人出カモジュール
間で授受される信号を説明するための説明図、 第６図（＾）および（Ｂ）は第５図における信号授受の
タイミングを説明するためのタイミングチャート、 第７図（Ａ）および（Ｂ）は、それぞれ、入力データ照
合のための入力モジュール側の回路例を示すブロック図
およびプロセッサによる処理例を示すフローチャート、 第８図（＾）および（Ｂ）は、それぞれ、出力データ照
合のための出力モジュール側の回路例を示すブロック図
およびプロセッサによる処理例を示すフローチャート、 第９図はアドレスバス−データバス間で生じた短絡を説
明するための説明図、 第１０図はデータバス相互間で生じた短絡を説明するた
めの説明図である。 １・・・プロセッサ、 ２・・・入出力モジュール、 ３・・・入出力バス、 ＾０〜＾４・・・アドレスバス、 ＢＯ〜Ｂ ７−・・データバス。 第１図 第２図 第４ 図 第３ 図 第５図 ＊Ｃ５ 京ＲＤＹ （Ａ） ＊ＰＷＴ ＊ＲＤＹ （Ｂ） 第６図 第Ｓ図 １「 第７ 図 Ａ。 ：２９図
レスバス−データバス間の短絡検出手順の一例を示すフ
ローチャート、 第２図は同じくデータバス間の短絡検出手順の一例を示
すフローチャート、 第３図は第２図示の手順で用い・ることができるテスト
データを示す説明図、 第４図はプログラマブルコントローラの一般的構成例を
示すブロック図、 第５図は第４図におけるプロセッサー人出カモジュール
間で授受される信号を説明するための説明図、 第６図（＾）および（Ｂ）は第５図における信号授受の
タイミングを説明するためのタイミングチャート、 第７図（Ａ）および（Ｂ）は、それぞれ、入力データ照
合のための入力モジュール側の回路例を示すブロック図
およびプロセッサによる処理例を示すフローチャート、 第８図（＾）および（Ｂ）は、それぞれ、出力データ照
合のための出力モジュール側の回路例を示すブロック図
およびプロセッサによる処理例を示すフローチャート、 第９図はアドレスバス−データバス間で生じた短絡を説
明するための説明図、 第１０図はデータバス相互間で生じた短絡を説明するた
めの説明図である。 １・・・プロセッサ、 ２・・・入出力モジュール、 ３・・・入出力バス、 ＾０〜＾４・・・アドレスバス、 ＢＯ〜Ｂ ７−・・データバス。 第１図 第２図 第４ 図 第３ 図 第５図 ＊Ｃ５ 京ＲＤＹ （Ａ） ＊ＰＷＴ ＊ＲＤＹ （Ｂ） 第６図 第Ｓ図 １「 第７ 図 Ａ。 ：２９図
Claims (1)
- 【特許請求の範囲】 １）プロセッサと入出力モジュールとをバスラインを介
して結合してなるプログラマブル・コントローラにおい
て、 前記プロセッサは、前記入出力モジュールをデータ入出
力に関与させない状態で前記バスラインに関して所定の
データをアクセスすることにより、前記バスラインの短
絡を検出する手段を具えたことを特徴とするプログラマ
ブル・コントローラ。 ２）前記手段は、いずれの入出力モジュールをアクセス
しない状態で前記バスラインを構成するデータバスより
データを読出し、当該読出しデータが前記状態における
所定の論理レベルとなつているか否かを判定することに
より、前記バスラインを構成するアドレスバスと前記デ
ータバスとの間の短絡の有無を検出する検出手段を有す
ることを特徴とする請求項１に記載のプログラマブルコ
ントローラ。 ３）少なくとも前記プロセッサより最も離れた出力モジ
ュールに２段ラッチを設け、前記手段は、前記出力モジ
ュールにテストパターンを出力し、当該出力後に第１段
のラッチからデータを読出して照合を行うことにより、
前記バスラインを構成するデータバス相互間の短絡を検
出する検出手段を有することを特徴とする請求項１に記
載のプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143572A JP2538643B2 (ja) | 1988-06-13 | 1988-06-13 | プログラマブル・コントロ―ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143572A JP2538643B2 (ja) | 1988-06-13 | 1988-06-13 | プログラマブル・コントロ―ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022402A true JPH022402A (ja) | 1990-01-08 |
| JP2538643B2 JP2538643B2 (ja) | 1996-09-25 |
Family
ID=15341866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143572A Expired - Lifetime JP2538643B2 (ja) | 1988-06-13 | 1988-06-13 | プログラマブル・コントロ―ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538643B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124830A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Buss malfunction detection circuit |
| JPS5437436A (en) * | 1977-08-29 | 1979-03-19 | Hitachi Ltd | Data bus fault diagnosis device for sequence controller |
| JPS5635233A (en) * | 1979-08-30 | 1981-04-07 | Toshiba Corp | Fault detecting system for bus line |
| JPS57209517A (en) * | 1981-06-19 | 1982-12-22 | Hitachi Denshi Ltd | Self-diagnosing system for bus line |
-
1988
- 1988-06-13 JP JP63143572A patent/JP2538643B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124830A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Buss malfunction detection circuit |
| JPS5437436A (en) * | 1977-08-29 | 1979-03-19 | Hitachi Ltd | Data bus fault diagnosis device for sequence controller |
| JPS5635233A (en) * | 1979-08-30 | 1981-04-07 | Toshiba Corp | Fault detecting system for bus line |
| JPS57209517A (en) * | 1981-06-19 | 1982-12-22 | Hitachi Denshi Ltd | Self-diagnosing system for bus line |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2538643B2 (ja) | 1996-09-25 |
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Legal Events
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|---|---|---|---|
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