JPH0314334A - フレームパルス速度変換回路 - Google Patents
フレームパルス速度変換回路Info
- Publication number
- JPH0314334A JPH0314334A JP1151256A JP15125689A JPH0314334A JP H0314334 A JPH0314334 A JP H0314334A JP 1151256 A JP1151256 A JP 1151256A JP 15125689 A JP15125689 A JP 15125689A JP H0314334 A JPH0314334 A JP H0314334A
- Authority
- JP
- Japan
- Prior art keywords
- frame pulse
- circuit
- output
- speed
- fpa
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタル伝送において、一定の速度のフレームパルス
を別の速度のフレームパルスに速度変換するフレームパ
ルス速度変換回路に関し、小型、小規模で信頼性の高い
フレームパルス速度変換回路を提供することを目的とし
、第１のフレームパルスレスを検出し、出力レベルを反
転させるフレームパルス検出手段と、フレームパルス検
出手段よりの出力を微分し、第１のフレームパルスとは
異なる、別の速度の第２のフレームパルスヲ発生するフ
レームパルス発生手段とを備え構或する。
を別の速度のフレームパルスに速度変換するフレームパ
ルス速度変換回路に関し、小型、小規模で信頼性の高い
フレームパルス速度変換回路を提供することを目的とし
、第１のフレームパルスレスを検出し、出力レベルを反
転させるフレームパルス検出手段と、フレームパルス検
出手段よりの出力を微分し、第１のフレームパルスとは
異なる、別の速度の第２のフレームパルスヲ発生するフ
レームパルス発生手段とを備え構或する。
本発明は、ディジタル伝送において、一定の速度のフレ
ームパルスを別の速度のフレームパルスに速度変換する
フレームパルス速度変換回路に関する。
ームパルスを別の速度のフレームパルスに速度変換する
フレームパルス速度変換回路に関する。
ディジタル通信では、ディジタル伝送装置において、他
の伝送装置より送られてきたディジタルデータの多重化
、分離化を行っており、このようなときに、ある速度の
フレームパルスを別の速度のフレームパルスに速度変換
するフレームパルスの速度変換が行われている。
の伝送装置より送られてきたディジタルデータの多重化
、分離化を行っており、このようなときに、ある速度の
フレームパルスを別の速度のフレームパルスに速度変換
するフレームパルスの速度変換が行われている。
このようなフレームパルス速度変換回路は、小型、小規
模でかつ信頼性の高いことが要求されている。
模でかつ信頼性の高いことが要求されている。
［従来の技術］
第４図は従来例を説明する図、第５図はその他の従来例
を説明する図をそれぞれ示す。
を説明する図をそれぞれ示す。
第４図の従来例はフリップフロツプ回路（以下ＦＦ回路
と称する）１０Ａ〜１０ＮとＦＦ回路２０Ａから構威し
た例である。
と称する）１０Ａ〜１０ＮとＦＦ回路２０Ａから構威し
た例である。
この回路の動作は、ＦＦ回路２ＯＡがクロンクＣＬＫＢ
により、第１のフレームバルスＦＰＡを読み込むことが
できる位相まで、ＦＦ回路１０Ａ〜１０Ｎにより、第１
のフレームバルスＦＰＡを遅延させ、遅延させた第１の
フレームパルスＦＰＡとクロツクＣＬＫＢにより、ＦＦ
回路２ＯＡを反転動作させることにより、第２のフレー
ムパルスＦＰＢを発生させている。
により、第１のフレームバルスＦＰＡを読み込むことが
できる位相まで、ＦＦ回路１０Ａ〜１０Ｎにより、第１
のフレームバルスＦＰＡを遅延させ、遅延させた第１の
フレームパルスＦＰＡとクロツクＣＬＫＢにより、ＦＦ
回路２ＯＡを反転動作させることにより、第２のフレー
ムパルスＦＰＢを発生させている。
第５図に示すその他の従来例は、第１のフレームパルス
ＦＰＡとＦＦ回路１０Ａの出力を人力とする２人力の論
理和回路（以下ＯＲ回路と称する）ｔＯＣと、 ＯＲ回路１０ｃの出力を入力とし、ＣＬＫＡをクロック
人力とするＦＦ回路１０Ａと、、ＦＦ回路１０Ａの出力
を人力とし、ＣＬＫＢをクロンク人力とするＦＦ回路２
ＯＡと、ＦＦ回路２０Ａの出力と、ＦＦ回路３０Ａの出
力を入力とし、出力はＦＦ回路１０Ａのリセット端子に
入力される２人力の否定論理積回路（以下ＮＡＮＤ回路
と称する）３０Ｂと、 ＦＦ回路２ＯＡの否定出力を人力とし、ＣＬＫＢをクロ
ック入力とするＦＦ回路３０Ａから構戒した例である。
ＦＰＡとＦＦ回路１０Ａの出力を人力とする２人力の論
理和回路（以下ＯＲ回路と称する）ｔＯＣと、 ＯＲ回路１０ｃの出力を入力とし、ＣＬＫＡをクロック
人力とするＦＦ回路１０Ａと、、ＦＦ回路１０Ａの出力
を人力とし、ＣＬＫＢをクロンク人力とするＦＦ回路２
ＯＡと、ＦＦ回路２０Ａの出力と、ＦＦ回路３０Ａの出
力を入力とし、出力はＦＦ回路１０Ａのリセット端子に
入力される２人力の否定論理積回路（以下ＮＡＮＤ回路
と称する）３０Ｂと、 ＦＦ回路２ＯＡの否定出力を人力とし、ＣＬＫＢをクロ
ック入力とするＦＦ回路３０Ａから構戒した例である。
上述の回路では、ＯＲ回路１０ＣにフレームパルスＦＰ
Ａが人力されると、他方の端子の状態に？関係な＜ＯＲ
回路１ ０’Ｃの出力は「１」となる。
Ａが人力されると、他方の端子の状態に？関係な＜ＯＲ
回路１ ０’Ｃの出力は「１」となる。
この状態で、クロックＣＬＫＡが入力すると、ＦＦ回路
１０Ａの出力は「１」となる。
１０Ａの出力は「１」となる。
この出力ｒ１，が、ＯＲ回路１０Ｃの他方の人力端子に
接続されているので、フレームバルスＦＰＡが「Ｏ」と
なっても、ＯＲ回路１０Ｃの出力はｒｌＪを維持し、Ｆ
Ｆ回路１０Ａは「１」でラッチされる。
接続されているので、フレームバルスＦＰＡが「Ｏ」と
なっても、ＯＲ回路１０Ｃの出力はｒｌＪを維持し、Ｆ
Ｆ回路１０Ａは「１」でラッチされる。
ＦＦ回路１０Ａの出力はＦＦ回路２ＯＡに入力され、こ
の状態で、クロックＣＬＫＢが人力すると、ＦＦ回路２
ＯＡの出力は「１」となる。
の状態で、クロックＣＬＫＢが人力すると、ＦＦ回路２
ＯＡの出力は「１」となる。
ＦＦ回路２０Ａの出力は「１」となる前の状態では、出
力は当然「０」であり、反転出力が「１」となっている
。
力は当然「０」であり、反転出力が「１」となっている
。
したがって、ＦＦ回路３０Ａの出力は「１」になってお
り、ＮＡＮＤ回路３０Ｂの人力が「１」になっている。
り、ＮＡＮＤ回路３０Ｂの人力が「１」になっている。
この状態で、他方ＯＦＦ回路２ＯＡに接続された入力端
子が「１」になったときに、ＮＡＮＤ３０Ｂの出力がｒ
■，になり、この出力によりＦＦ回路１０Ａをリセット
する。
子が「１」になったときに、ＮＡＮＤ３０Ｂの出力がｒ
■，になり、この出力によりＦＦ回路１０Ａをリセット
する。
ＦＦ回路１０Ａがリセットされると、出力は「０」とな
り、ＦＦ回路２０Ａの人力が「０」となり、この状態で
、ＣＬＫＢが人力すると、出力がｒＱＪとなる。
り、ＦＦ回路２０Ａの人力が「０」となり、この状態で
、ＣＬＫＢが人力すると、出力がｒＱＪとなる。
ＦＦ回路１０Ａがリセットされると、回路全体カ初ｕＪ
Ｊ 状態に戻り、次のフレームバルスＦＰＡの人力によ
り、同じ動作を繰り返し、第１のフレームパルスは別の
速度の第２のフレームパルスＦＰＢに速度変換される。
Ｊ 状態に戻り、次のフレームバルスＦＰＡの人力によ
り、同じ動作を繰り返し、第１のフレームパルスは別の
速度の第２のフレームパルスＦＰＢに速度変換される。
〔発明が解決しようとする課題］
上述の第４図の従来例では、フレームパルスＦＰＡと１
１０する別の速度のフレームバルスＦＰＢとの速度の差
が大きいときには、フレームパルスＦＰＡを取り込み可
能となる位相まで、シフトするシフト量が大きいことに
なり、位相をシフトするためのＦＦ回路Ａ−ＦＦ回路Ｎ
の段数が多くなり、回路規模が大きくなる。
１０する別の速度のフレームバルスＦＰＢとの速度の差
が大きいときには、フレームパルスＦＰＡを取り込み可
能となる位相まで、シフトするシフト量が大きいことに
なり、位相をシフトするためのＦＦ回路Ａ−ＦＦ回路Ｎ
の段数が多くなり、回路規模が大きくなる。
第５図のその他の従来例においては、ラッチしたＦＦ回
路１０Ａのリセット動作が非同朋であり、回路の信頼性
の点からは、同期回路で構成するのが望ましい。また、
回路の動作を初期状態から、動作開始させるために、電
源投入時に、リセットをかける必要がある。
路１０Ａのリセット動作が非同朋であり、回路の信頼性
の点からは、同期回路で構成するのが望ましい。また、
回路の動作を初期状態から、動作開始させるために、電
源投入時に、リセットをかける必要がある。
本発明は、小型、小規模で信頼性の高い、フレームパル
ス速度変換回路を提供することを目的とする。
ス速度変換回路を提供することを目的とする。
（課題を解央するための手段）
第１図は本発明の原理を説明するブロック図を示す。
第ｔ図に示す原理ブロック図中の１０は第１のフレーム
パルスＦＰＡを検出し、出力レベルを反転させるフレー
ムパルス検出手段であり、２０はフレームパルス検出手
段よりの出力を微分し、第１のフレームパルスＦＰＡと
は異なる、別の速度の第２のフレームバルスＦＰＢを発
生するフレームパルス発生手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
パルスＦＰＡを検出し、出力レベルを反転させるフレー
ムパルス検出手段であり、２０はフレームパルス検出手
段よりの出力を微分し、第１のフレームパルスＦＰＡと
は異なる、別の速度の第２のフレームバルスＦＰＢを発
生するフレームパルス発生手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
フレームパルス検出手段１０により、到来した第１のフ
レームバルスＦＰＡを検出し、フレームパルスが入力さ
れる毎に、出力レベルを反転させる。
レームバルスＦＰＡを検出し、フレームパルスが入力さ
れる毎に、出力レベルを反転させる。
フレームパルス検出千段１０の出力はフレームパルス発
生手段２０に入力される。フレームパルス発生千段２０
にはクロックＣＬＫＢが人力されており、入力信号を微
分することにより、クロックＣＬＫＢに対応する、第２
のフレームバルスＦＰＢを発生することにより、小型、
小規模で信頼性の高いフレームパルス速度変換回路を構
戒することが可能となる。
生手段２０に入力される。フレームパルス発生千段２０
にはクロックＣＬＫＢが人力されており、入力信号を微
分することにより、クロックＣＬＫＢに対応する、第２
のフレームバルスＦＰＢを発生することにより、小型、
小規模で信頼性の高いフレームパルス速度変換回路を構
戒することが可能となる。
以下本発明の要旨を第２図および第３図に示す実施例に
より具体的に説明する。
より具体的に説明する。
第２図は本発明の実施例を説明する図、第３図は本発明
の実施例の動作タイムチャートを説明する図をそれぞれ
示す。なお、全図を通じて同一符号は同一対象物を示す
。
の実施例の動作タイムチャートを説明する図をそれぞれ
示す。なお、全図を通じて同一符号は同一対象物を示す
。
第２図の実施例は、第１図で説明したフレームパルス検
出手段１０として、フレームパルスＦＰＡと、ＦＦ回路
１１の否定出力を入力とする排他的否定論理和回路（以
下ＥＸ−ＮＯＲ回路と称する）１２と、第１のフレーム
パルスＦＰＡが人力する毎にその出力を反転するＦＦ回
路１１、フレームパルス発生手段２０として、ＦＦ回路
ｌ１の出力を人力とし、ＣＬＫＢをクロツク人力とする
ＦＦ回路２ｔと、ＦＦ回路２ｌの出力を人力とし、ＣＬ
ＫＢをクロック入力とするＦＦ回路２２とＦＦ回路２１
の出力と、ＦＦ回路２２の否定出力を人力とするＥＸ−
ＮＯＲ回路２３とから構成した例である。
出手段１０として、フレームパルスＦＰＡと、ＦＦ回路
１１の否定出力を入力とする排他的否定論理和回路（以
下ＥＸ−ＮＯＲ回路と称する）１２と、第１のフレーム
パルスＦＰＡが人力する毎にその出力を反転するＦＦ回
路１１、フレームパルス発生手段２０として、ＦＦ回路
ｌ１の出力を人力とし、ＣＬＫＢをクロツク人力とする
ＦＦ回路２ｔと、ＦＦ回路２ｌの出力を人力とし、ＣＬ
ＫＢをクロック入力とするＦＦ回路２２とＦＦ回路２１
の出力と、ＦＦ回路２２の否定出力を人力とするＥＸ−
ＮＯＲ回路２３とから構成した例である。
上述の回路の動作は第３図の通りである。
ＦＦ回路１１の初期状態における出力は「０」であり、
否定出力が「ｌ」となっている。
否定出力が「ｌ」となっている。
この状態でＦＰＡが入力されると、ＥＸ−ＮｏＲ回路１
２の出力は「１」となり、次のクロックＣＬＫＡが人力
するとＦＦ回路ｌ１の出力は「１」となる。
２の出力は「１」となり、次のクロックＣＬＫＡが人力
するとＦＦ回路ｌ１の出力は「１」となる。
ＦＦ回路１１の出力が「１」となると、逆に否定出力は
「Ｏ」となり、フレームパルスＦＰＡも「０」となって
いるので、ＥＸ−ＮＯＲ回路１２の出力は「１」となり
、次のフレームパルスＦＰＡが人力するまでは、「１」
をラッチし、■に示す出力となる。
「Ｏ」となり、フレームパルスＦＰＡも「０」となって
いるので、ＥＸ−ＮＯＲ回路１２の出力は「１」となり
、次のフレームパルスＦＰＡが人力するまでは、「１」
をラッチし、■に示す出力となる。
ＦＦ回路１１の出力「１」がＦＦ回路２１に入力され、
次いでクロックＣＬＫＢが人力すると、ＦＦ回路２Ｉの
出力は「１」となり、■に示す出力となる。
次いでクロックＣＬＫＢが人力すると、ＦＦ回路２Ｉの
出力は「１」となり、■に示す出力となる。
ＦＦ回路２ １の出力ｒＩＪ がＦＦ回路２ ２４：入
力され、次いでクロンクＣＬＫＢが人力すると、ＦＦ回
路２２の否定出力は「０」となり、■に示す出力となる
。
力され、次いでクロンクＣＬＫＢが人力すると、ＦＦ回
路２２の否定出力は「０」となり、■に示す出力となる
。
ＥＸ−ＮＯＲ回路２３には、ＦＦ回路２１の出力、ＦＦ
回路２２の否定出力が入力されており、この２つの出力
の一致をとることにより、第５図に示す第１のフレーム
パルスの速度とは、別の速度の第２のフレームパルスＦ
ＰＢを発生する。
回路２２の否定出力が入力されており、この２つの出力
の一致をとることにより、第５図に示す第１のフレーム
パルスの速度とは、別の速度の第２のフレームパルスＦ
ＰＢを発生する。
上述のように、構成することにより、回路規模が小さく
、且つ同期方式で動作する信頼性の高い回路を構戒する
ことが可能となる。
、且つ同期方式で動作する信頼性の高い回路を構戒する
ことが可能となる。
以上のような本発明によれば、一定の速度のフレームパ
ルスから、別の速度のフレームパルスに乗り換える、小
型、小規模で信頼性の高いフレームパルス速度変換回路
を提供することができるという効果がある。
ルスから、別の速度のフレームパルスに乗り換える、小
型、小規模で信頼性の高いフレームパルス速度変換回路
を提供することができるという効果がある。
をそれぞれ示す。
図において、
１０はフレームパルス検出手段、
１０Ａ，１０Ｎ，ｌ ｌ、２ＯＡ、２１、ＯＡはＦＦ回
路、 １０ＣはＯＲ回路、 １２、２３はＥＸ−ＮＯＲ回路、 ２０はフレームパルス発生手段、 ３０ＢはＮＡＮＤ回路、 をそれぞれ示す。
路、 １０ＣはＯＲ回路、 １２、２３はＥＸ−ＮＯＲ回路、 ２０はフレームパルス発生手段、 ３０ＢはＮＡＮＤ回路、 をそれぞれ示す。
２２、
第１図は本発明の原理を説明するブロック図、第２図は
本発明の実施例を説明する図、第３図は本発明の実施例
の動作タイムチャートを説明する図、 第４図は従来例を説明する図、 第５図はその他の従来例を説明する図、本発明の原理を
説明するブロソク図 第１図 本発明の実施例を説明する図 第２図 本発明の実施例の動作タイムチャートを説明する図第３
図 従来例を説明する図 第４図 その他の従来４Ｐ１を説明する図
本発明の実施例を説明する図、第３図は本発明の実施例
の動作タイムチャートを説明する図、 第４図は従来例を説明する図、 第５図はその他の従来例を説明する図、本発明の原理を
説明するブロソク図 第１図 本発明の実施例を説明する図 第２図 本発明の実施例の動作タイムチャートを説明する図第３
図 従来例を説明する図 第４図 その他の従来４Ｐ１を説明する図
Claims (1)
- 【特許請求の範囲】 第１のフレームパルス（ＦＰＡ）を別の速度の第２のフ
レームパルス（ＦＰＢ）へ速度変換する回路であって、 前記第１のフレームパルス（ＦＰＡ）を検出し、出力レ
ベルを反転させるフレームパルス検出手段（１０）と、 前記フレームパルス検出手段（１０）よりの出力を微分
し、前記第１のフレームパルス（ＦＰＡ）とは異なる、
別の速度の第２のフレームパルス（ＦＰＢ）を発生する
フレームパルス発生手段（２０）とを備えたことを特徴
とするフレームパルス速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151256A JPH0314334A (ja) | 1989-06-13 | 1989-06-13 | フレームパルス速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151256A JPH0314334A (ja) | 1989-06-13 | 1989-06-13 | フレームパルス速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0314334A true JPH0314334A (ja) | 1991-01-23 |
Family
ID=15514689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151256A Pending JPH0314334A (ja) | 1989-06-13 | 1989-06-13 | フレームパルス速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003018135A (ja) * | 2001-07-05 | 2003-01-17 | Nec Eng Ltd | フレームパルスリタイミング回路 |
-
1989
- 1989-06-13 JP JP1151256A patent/JPH0314334A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003018135A (ja) * | 2001-07-05 | 2003-01-17 | Nec Eng Ltd | フレームパルスリタイミング回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59224972A (ja) | 画像変倍処理装置 | |
| KR0185594B1 (ko) | 샘플링 레이트 변환 장치 | |
| JPH1022799A (ja) | 位相検出回路 | |
| JPH0314334A (ja) | フレームパルス速度変換回路 | |
| JPS63290413A (ja) | ディジタル信号処理回路 | |
| JP4464605B2 (ja) | 光送信装置及びそれに用いられる符号変換回路 | |
| JPH088757A (ja) | 並列／直列変換回路及び直列／並列変換回路 | |
| JPH04316126A (ja) | 符号変換装置 | |
| JP2667671B2 (ja) | データ出力装置 | |
| JPH0376311A (ja) | パルス幅変調回路 | |
| JPH0350453B2 (ja) | ||
| JPS63258112A (ja) | 逓倍回路 | |
| JP3169256B2 (ja) | エンコーダ信号逓倍回路 | |
| JP2567695B2 (ja) | 画像データの拡大・縮小回路 | |
| KR100561402B1 (ko) | 아날로그 엔코더를 이용한 위치 정보 생성 장치 및 방법 | |
| KR950014018B1 (ko) | 직선보간장치 및 그 보간방법 | |
| JPH0129340B2 (ja) | ||
| KR20000020265A (ko) | 인터럽트 컨트롤러 | |
| JPH0879019A (ja) | ゲートパルス発生回路 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPH11150479A (ja) | パルス幅信号変換回路 | |
| JP2536490B2 (ja) | ランレングス符号化装置 | |
| JPS6251830A (ja) | 並列処理型平面予測回路 | |
| RU2097918C1 (ru) | Устройство преобразования двоичного кода в двоичный унитарный код | |
| JPH03106124A (ja) | ３分周回路 |