JPH03151660A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03151660A JPH03151660A JP1290061A JP29006189A JPH03151660A JP H03151660 A JPH03151660 A JP H03151660A JP 1290061 A JP1290061 A JP 1290061A JP 29006189 A JP29006189 A JP 29006189A JP H03151660 A JPH03151660 A JP H03151660A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- transistor region
- input
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体チップ内に、該チップの外部に対する
入出力回路を有する半導体集積回路装置に関し、特にゲ
ートアレイ方式で構成されたＢｉ −ＣＭＯ３（バイポ
ーラ−相補型ＭＯ８）集積回路に好適するものである。
入出力回路を有する半導体集積回路装置に関し、特にゲ
ートアレイ方式で構成されたＢｉ −ＣＭＯ３（バイポ
ーラ−相補型ＭＯ８）集積回路に好適するものである。
（従来の技術）
この種のゲートアレイ方式集積回路の平面的構成例を第
３図に、その中の入出力回路及びパッド部の平面的構成
の従来例を第４図に示す。これら図において１は半導体
チップで、該チップの内側にゲートアレイの内部セル部
２が構成され、その囲りにチップ外部に対する入出力回
路（１１０セル部ともいう）３と入出力パッド（通常ア
ルミニウム）４が配列されている。第４図はＩ１０セル
部３の１つを取り出して示す配置例で、左下りのハツチ
ング部がＭＯＳトランジスタ領域５、右下りのハツチン
グ部がバイポーラトランジスタ領域６、ハツチングなし
の部分７が上記各領域に付構成する寄生バイポーラトラ
ンジスタが形成され、ラッチアップ現象が生じることが
ある。ところで第４図では、ＭＯ８領域５、バイポーラ
領域６等が全く入り乱れてランダムに配置されている。
３図に、その中の入出力回路及びパッド部の平面的構成
の従来例を第４図に示す。これら図において１は半導体
チップで、該チップの内側にゲートアレイの内部セル部
２が構成され、その囲りにチップ外部に対する入出力回
路（１１０セル部ともいう）３と入出力パッド（通常ア
ルミニウム）４が配列されている。第４図はＩ１０セル
部３の１つを取り出して示す配置例で、左下りのハツチ
ング部がＭＯＳトランジスタ領域５、右下りのハツチン
グ部がバイポーラトランジスタ領域６、ハツチングなし
の部分７が上記各領域に付構成する寄生バイポーラトラ
ンジスタが形成され、ラッチアップ現象が生じることが
ある。ところで第４図では、ＭＯ８領域５、バイポーラ
領域６等が全く入り乱れてランダムに配置されている。
このような配置の場合、ラッチアップが生じやすいＭＯ
８領域５の近くに、大電流を扱うバイポーラ領域ないし
素子があると、ラッチアップ現象を生じる機会が増加す
る。
８領域５の近くに、大電流を扱うバイポーラ領域ないし
素子があると、ラッチアップ現象を生じる機会が増加す
る。
そこで本発明の目的は、ラッチアップ対策を施した半導
体集積回路装置を提供することにある。
体集積回路装置を提供することにある。
（課題を解決するための手段と作用）
本発明は、
（１） 半導体チップ内に、該チップの外部に対する
入出力回路を有する半導体集積回路装置において、前記
入出力回路は、バイポーラトランジスタ領域とＭＯＳト
ランジスタ領域を互いに分離させかつ整列させた配置と
したことを特徴とする半導体集積回路である。また本発
明は、 （２）前記入出力回路は、ゲートアレイ方式で構成され
たものであることを特徴とする上記（１）に記載の半導
体集積回路である。
入出力回路を有する半導体集積回路装置において、前記
入出力回路は、バイポーラトランジスタ領域とＭＯＳト
ランジスタ領域を互いに分離させかつ整列させた配置と
したことを特徴とする半導体集積回路である。また本発
明は、 （２）前記入出力回路は、ゲートアレイ方式で構成され
たものであることを特徴とする上記（１）に記載の半導
体集積回路である。
即ち本発明は、バイポーラトランジスタ領域とＭＯＳト
ランジスタ領域を互いに分離させかつ整列させた配置と
することにより、比較的大電流を扱うバイポーラトラン
ジスタとＭＯＳトランジスタ領域の比較的ラッチアップ
が生じやすい部分とが近接する機会が減ったり、そのよ
うな部分が減る等でラッチアップの防止が容易になる。
ランジスタ領域を互いに分離させかつ整列させた配置と
することにより、比較的大電流を扱うバイポーラトラン
ジスタとＭＯＳトランジスタ領域の比較的ラッチアップ
が生じやすい部分とが近接する機会が減ったり、そのよ
うな部分が減る等でラッチアップの防止が容易になる。
また、上記各領域が整列されたことで、ゲートアレイ方
式などの場合、配線が規則正しく行なえて、設計が容易
化されるものである。
式などの場合、配線が規則正しく行なえて、設計が容易
化されるものである。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図は
同実施例の平面的構成図で、第３図のＩ１０セル部３と
入出力パッド部４の部分を１個所のみ示す。ここで前述
の構成と対応する個所には同一符号を用い、適宜添字を
付しておく。第１図の構成の特徴は、Ｉ１０セル部３の
ＭＯＳトランジスタ領域５７％バイポーラトランジスタ
領域６ＩＳＭＯＳトランジスタ領域５２、バイポーラト
ランジスタ領域６２を、互いに分離させかつ整列させた
配置としたことである。ここでＭＯＳトランジスタ領域
、バイポーラトランジスタ領域とは云っても、それぞれ
ＭＯＳトランジスタのみ、バイポーラトランジスタのみ
で構成された領域のみを指すのではなく、これらトラン
ジスタにそれぞれ附ずいする他の回路素子（例えば拡散
抵抗等）が混入していてもかまわない。
同実施例の平面的構成図で、第３図のＩ１０セル部３と
入出力パッド部４の部分を１個所のみ示す。ここで前述
の構成と対応する個所には同一符号を用い、適宜添字を
付しておく。第１図の構成の特徴は、Ｉ１０セル部３の
ＭＯＳトランジスタ領域５７％バイポーラトランジスタ
領域６ＩＳＭＯＳトランジスタ領域５２、バイポーラト
ランジスタ領域６２を、互いに分離させかつ整列させた
配置としたことである。ここでＭＯＳトランジスタ領域
、バイポーラトランジスタ領域とは云っても、それぞれ
ＭＯＳトランジスタのみ、バイポーラトランジスタのみ
で構成された領域のみを指すのではなく、これらトラン
ジスタにそれぞれ附ずいする他の回路素子（例えば拡散
抵抗等）が混入していてもかまわない。
第１図のような構成であれば、領域５．、 ６．、 ５
２．６２を耳いに分離させかつ整列させたことにより、
バイポーラ領域６．．６２の比較的大電流を扱うバイポ
ーラトランジスタと、ＭＯ８領域５゜５２の比較的ラッ
チアップが生じやすい部分とが近接する機会が減るし、
またラッチアップが生じやすい部分が減る等で、ラッチ
アップの防止が可能となる。また上記各領域が整列され
たことで、ゲートアレイ方式などの場合、配線が規則正
しく行なえて、設計が容易化される。
２．６２を耳いに分離させかつ整列させたことにより、
バイポーラ領域６．．６２の比較的大電流を扱うバイポ
ーラトランジスタと、ＭＯ８領域５゜５２の比較的ラッ
チアップが生じやすい部分とが近接する機会が減るし、
またラッチアップが生じやすい部分が減る等で、ラッチ
アップの防止が可能となる。また上記各領域が整列され
たことで、ゲートアレイ方式などの場合、配線が規則正
しく行なえて、設計が容易化される。
第２図は本発明の他の実施例゛で、Ｉ１０セル部３に、
ＭＯＳトランジスタ領域５とバイポーラトランジスタ領
域６を用い、これ、らの分離、整列配置構成を図示のよ
うなものとした例である。この場合も前実施例と同様の
効果が得られる。
ＭＯＳトランジスタ領域５とバイポーラトランジスタ領
域６を用い、これ、らの分離、整列配置構成を図示のよ
うなものとした例である。この場合も前実施例と同様の
効果が得られる。
以上説明した如く本発明によれば、バイポーラトランジ
スタ領域とＭＯＳトランジスタ領域を分離、整列させた
配置の構成とすることにより、ラッチアップの防止が容
易にできるし、特にゲートアレイ方式などの場合、配線
が規則正しく行なえて、設計が容易化されるものである
。
スタ領域とＭＯＳトランジスタ領域を分離、整列させた
配置の構成とすることにより、ラッチアップの防止が容
易にできるし、特にゲートアレイ方式などの場合、配線
が規則正しく行なえて、設計が容易化されるものである
。
第１図、第２図は本発明の各実施例の平面的構成図、第
３図はゲートアレイ方式集積回路の平面的構成図例、第
４図は同構成中の１つのＩ１０セル部及びパッド部の平
面的構成の従来例を示す図である。 １・・・半導体チップ、２・・・ゲートアレイの内部セ
ル部、３・・・Ｉ１０セル部（入出力回路）、４・・・
入出力パッド、５１，５□、５・・・ＭＯＳトランジス
タ領域、６．、 ６２ ｒ ６・・・バイポーラトラ
ンジスタ領域。
３図はゲートアレイ方式集積回路の平面的構成図例、第
４図は同構成中の１つのＩ１０セル部及びパッド部の平
面的構成の従来例を示す図である。 １・・・半導体チップ、２・・・ゲートアレイの内部セ
ル部、３・・・Ｉ１０セル部（入出力回路）、４・・・
入出力パッド、５１，５□、５・・・ＭＯＳトランジス
タ領域、６．、 ６２ ｒ ６・・・バイポーラトラ
ンジスタ領域。
Claims (2)
- （１）半導体チップ内に、該チップの外部に対する入出
力回路を有する半導体集積回路装置において、前記入出
力回路は、バイポーラトランジスタ領域とＭＯＳトラン
ジスタ領域を互いに分離させかつ整列させた配置とした
ことを特徴とする半導体集積回路装置。 - （２）前記入出力回路は、ゲートアレイ方式で構成され
たものであることを特徴とする請求項１に記載の半導体
集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290061A JPH03151660A (ja) | 1989-11-09 | 1989-11-09 | 半導体集積回路装置 |
| EP90120788A EP0427091A1 (en) | 1989-11-09 | 1990-10-30 | Input/output circuit in a semiconductor integrated circuit device |
| KR1019900018100A KR930010078B1 (ko) | 1989-11-09 | 1990-11-09 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290061A JPH03151660A (ja) | 1989-11-09 | 1989-11-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03151660A true JPH03151660A (ja) | 1991-06-27 |
Family
ID=17751283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290061A Pending JPH03151660A (ja) | 1989-11-09 | 1989-11-09 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0427091A1 (ja) |
| JP (1) | JPH03151660A (ja) |
| KR (1) | KR930010078B1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533185A (en) * | 1979-01-11 | 1980-03-08 | Konishiroku Photo Ind Co Ltd | Driving member releasing mechanism of rotary drum |
| JPS61269361A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124263A (ja) * | 1982-01-20 | 1983-07-23 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-11-09 JP JP1290061A patent/JPH03151660A/ja active Pending
-
1990
- 1990-10-30 EP EP90120788A patent/EP0427091A1/en not_active Withdrawn
- 1990-11-09 KR KR1019900018100A patent/KR930010078B1/ko not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533185A (en) * | 1979-01-11 | 1980-03-08 | Konishiroku Photo Ind Co Ltd | Driving member releasing mechanism of rotary drum |
| JPS61269361A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930010078B1 (ko) | 1993-10-14 |
| KR910010689A (ko) | 1991-06-29 |
| EP0427091A1 (en) | 1991-05-15 |
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