JPH0611108B2 - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPH0611108B2 JPH0611108B2 JP58097812A JP9781283A JPH0611108B2 JP H0611108 B2 JPH0611108 B2 JP H0611108B2 JP 58097812 A JP58097812 A JP 58097812A JP 9781283 A JP9781283 A JP 9781283A JP H0611108 B2 JPH0611108 B2 JP H0611108B2
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- JP
- Japan
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- level
- output
- inverter
- circuit
- signal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、論理回路さらにはメモリ回路に適用して特
に有効な技術に関するもので、たとえば、第１と第２の
論理状態を出力する半導体回路装置特に、ＭＯＳレベル
の信号をＥＣＬレベルのような異なる振幅の信号に変換
して出力するレベル変換回路に利用して有効な技術に関
するものである。
に有効な技術に関するもので、たとえば、第１と第２の
論理状態を出力する半導体回路装置特に、ＭＯＳレベル
の信号をＥＣＬレベルのような異なる振幅の信号に変換
して出力するレベル変換回路に利用して有効な技術に関
するものである。
従来、ＣＭＯＳ集積回路において、内部の０〜−５Ｖの
ようなＭＯＳレベルの信号を、−０．９〜−１．７Ｖの
ようなＥＣＬレベルの信号に変換して出力する回路とし
て、第１図に示すような回路がインテル社より提案され
ている（Electronics／１９８２年２月１０日１６０〜
１６３頁）。このレベル変換回路は、消費電流が小さ
く、かつ高速であるという利点を有している。
ようなＭＯＳレベルの信号を、−０．９〜−１．７Ｖの
ようなＥＣＬレベルの信号に変換して出力する回路とし
て、第１図に示すような回路がインテル社より提案され
ている（Electronics／１９８２年２月１０日１６０〜
１６３頁）。このレベル変換回路は、消費電流が小さ
く、かつ高速であるという利点を有している。
ところが、本発明者が検討したところによると、この回
路においては、前段のＣＭＯＳインバータＩＶの出力が
−５Ｖ〜−０．６Ｖの間にあるときに後段のエミッタ・
フォロワＥＦがロウレベル（約−１．７Ｖ）を出力し、
インバータＩＶの出力が−０．６〜０Ｖの間にあるとき
にエミッタ・フォロワＥＦがハイレベル（約−０．９
Ｖ）を出力する。一方、前段のインバータＩＶの出力
は、ロウレベルからハイレベルに変わるときも、ハイレ
ベルからロウレベルに変わるときも、ほぼ同じ速度で変
化する。
路においては、前段のＣＭＯＳインバータＩＶの出力が
−５Ｖ〜−０．６Ｖの間にあるときに後段のエミッタ・
フォロワＥＦがロウレベル（約−１．７Ｖ）を出力し、
インバータＩＶの出力が−０．６〜０Ｖの間にあるとき
にエミッタ・フォロワＥＦがハイレベル（約−０．９
Ｖ）を出力する。一方、前段のインバータＩＶの出力
は、ロウレベルからハイレベルに変わるときも、ハイレ
ベルからロウレベルに変わるときも、ほぼ同じ速度で変
化する。
そのため、ＣＭＯＳインバータＩＶの入力信号が変化し
て、インバータＩＶの出力がロウレベルからハイレベル
に変化されるときと、ハイレベルからロウレベルに変化
されるときとでは、このレベル変換回路における信号の
伝播遅延時間が異なってしまうことがわかった。
て、インバータＩＶの出力がロウレベルからハイレベル
に変化されるときと、ハイレベルからロウレベルに変化
されるときとでは、このレベル変換回路における信号の
伝播遅延時間が異なってしまうことがわかった。
そこで、ＣＭＯＳインバータＩＶを構成するＰ−ＭＯＳ
とＮ−ＭＯＳのチャンネルのＷ／Ｌ比を例えば５：１に
して、ロジックシュレッショールドをレベルの高い側を
持っていき、出力信号の立上がり時と立下がり時との間
の信号の遅延時間のアンバランスを緩和させるようにす
ることを本発明者は考えた。しかしながら、このように
しても、回路の出力信号の立下がり時間の方が立上がり
時間よりも２ｎｓ程度早くなることが分った。
とＮ−ＭＯＳのチャンネルのＷ／Ｌ比を例えば５：１に
して、ロジックシュレッショールドをレベルの高い側を
持っていき、出力信号の立上がり時と立下がり時との間
の信号の遅延時間のアンバランスを緩和させるようにす
ることを本発明者は考えた。しかしながら、このように
しても、回路の出力信号の立下がり時間の方が立上がり
時間よりも２ｎｓ程度早くなることが分った。
従って、このようなレベル変換回路を例えばＣＭＯＳメ
モリの出力回路に使ったとすると、メモリのアクセス時
間は出力回路における遅い方の出力信号で決まってしま
うので、メモリの高速化が充分に達成できないという問
題点があることが本発明者によって明らかにされた。
モリの出力回路に使ったとすると、メモリのアクセス時
間は出力回路における遅い方の出力信号で決まってしま
うので、メモリの高速化が充分に達成できないという問
題点があることが本発明者によって明らかにされた。
ＭＯＳインバータとエミッタ・フォロワとからなるレベ
ル変換回路のように第１と第２の論理状態を出力する回
路において、出力信号の遅延時間の差をなくし、かつ遅
延時間を短くすることにある。また、この回路を用いた
メモリ等のＬＳＩ全体の動作速度を向上させることがで
きるようにすることを目的とする。
ル変換回路のように第１と第２の論理状態を出力する回
路において、出力信号の遅延時間の差をなくし、かつ遅
延時間を短くすることにある。また、この回路を用いた
メモリ等のＬＳＩ全体の動作速度を向上させることがで
きるようにすることを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわちこの発明は、例えば回路の入力信号線と一方の
電源電圧端子との間にスイッチトランジスタを設けてお
き、このスイッチトランジスタを動作電位が伝播してく
る直前までオンさせておくことにより、予め出力を遅延
時間が大きい方の論理状態に固定できるようにし、これ
によって、遅延時間が大きい方の論理状態への変化が速
くされ、第１と第２の論理状態への変化の遅延時間の差
をなくすことができるようにして上記目的を達成するも
のである。
電源電圧端子との間にスイッチトランジスタを設けてお
き、このスイッチトランジスタを動作電位が伝播してく
る直前までオンさせておくことにより、予め出力を遅延
時間が大きい方の論理状態に固定できるようにし、これ
によって、遅延時間が大きい方の論理状態への変化が速
くされ、第１と第２の論理状態への変化の遅延時間の差
をなくすことができるようにして上記目的を達成するも
のである。
以下図面を用いてこの発明を具体的に説明する。
第２図は本発明をＭＯＳレベルからＥＣＬレベルへ変換
するレベル変換回路に適用した場合の一実施例を示す。
するレベル変換回路に適用した場合の一実施例を示す。
このレベル変換回路は、第１図の回路と同じように、Ｃ
ＭＯＳインバータＩＶとエミッタ・フォロワＥＦとから
なる。ＣＭＯＳインバータＩＶは回路の接地電位と電源
電圧ＶEE（−５Ｖ）との間に直列接続されたＰチャンネ
ル形のＭＯＳＦＥＴＱ１とＮチャンネル形のＭＯＳＦＥ
ＴＱ２とから構成されている。このＣＭＯＳインバータ
ＩＶの出力電圧は、エミッタ・フォロワＥＦを構成する
ＮＰＮバイポーラトランジスタＴｒのベースに供給され
ている。トランジスタＴｒのコレクタは回路の接地電位
に接続され、エミッタは抵抗Ｒを介して−２Ｖのような
電源電圧に接続され、トランジスタＴｒのエミッタから
レベル変換された出力ＶECLが取り出されるようにされ
ている。
ＭＯＳインバータＩＶとエミッタ・フォロワＥＦとから
なる。ＣＭＯＳインバータＩＶは回路の接地電位と電源
電圧ＶEE（−５Ｖ）との間に直列接続されたＰチャンネ
ル形のＭＯＳＦＥＴＱ１とＮチャンネル形のＭＯＳＦＥ
ＴＱ２とから構成されている。このＣＭＯＳインバータ
ＩＶの出力電圧は、エミッタ・フォロワＥＦを構成する
ＮＰＮバイポーラトランジスタＴｒのベースに供給され
ている。トランジスタＴｒのコレクタは回路の接地電位
に接続され、エミッタは抵抗Ｒを介して−２Ｖのような
電源電圧に接続され、トランジスタＴｒのエミッタから
レベル変換された出力ＶECLが取り出されるようにされ
ている。
さらに、この実施例では、上記インバータＩＶの入力信
号線ｌと電源電圧ＶEEとの間に、特に制限されないが、
Ｎチャンネル形のスイッチＭＯＳＦＥＴＱ３が接続され
ている。そして、このＭＯＳＦＥＴＱ３のゲートには、
図示しないパルス発生回路から出力される制御パルスＰ
Ｃが供給され、この制御パルスＰＣによってＭＯＳＦＥ
ＴＱ３がオン，オフされるようにされている。
号線ｌと電源電圧ＶEEとの間に、特に制限されないが、
Ｎチャンネル形のスイッチＭＯＳＦＥＴＱ３が接続され
ている。そして、このＭＯＳＦＥＴＱ３のゲートには、
図示しないパルス発生回路から出力される制御パルスＰ
Ｃが供給され、この制御パルスＰＣによってＭＯＳＦＥ
ＴＱ３がオン，オフされるようにされている。
上記実施例のレベル変換回路をＣＭＯＳメモリの出力回
路の使用し、ＥＣＬレベルの信号を出力させる場合、上
記インバータＩＶへの入力信号線ｌには、メモリのセン
スアンプ（読出し回路）からのセンス出力が入力信号と
して入って来るようにされる。
路の使用し、ＥＣＬレベルの信号を出力させる場合、上
記インバータＩＶへの入力信号線ｌには、メモリのセン
スアンプ（読出し回路）からのセンス出力が入力信号と
して入って来るようにされる。
この場合、外部からメモリに供給されるアドレス信号や
ライトイネーブル信号のような制御信号に基づいて、ア
ドレスの選択が開始されてからセンスアンプよりレベル
変換回路内のインバータＩＶに信号が入って来るまでの
間だけ、ハイレベルになるようにされた制御パルスＰＣ
を形成して、上記ＭＯＳＦＥＴＱ３のゲートに印加させ
るようにする。
ライトイネーブル信号のような制御信号に基づいて、ア
ドレスの選択が開始されてからセンスアンプよりレベル
変換回路内のインバータＩＶに信号が入って来るまでの
間だけ、ハイレベルになるようにされた制御パルスＰＣ
を形成して、上記ＭＯＳＦＥＴＱ３のゲートに印加させ
るようにする。
すると、ＭＯＳＦＥＴＱ３は制御パルスＰＣによってオ
ンされ、インバータＩＶを構成するＭＯＳＦＥＴＱ１，
Ｑ２のゲートにはＶEEレベルの電圧が印加される。その
ため、インバータＩＶの出力はハイレベル（０Ｖ）にさ
れ、エミッタ・フォロワＥＦを構成するトランジスタＴ
ｒがオンされ、エミッタ・フォロワＥＦの出力はトラン
ジスタＴｒのベース電位よりもＶBE分低い−０．６Ｖの
ような電位にされる。
ンされ、インバータＩＶを構成するＭＯＳＦＥＴＱ１，
Ｑ２のゲートにはＶEEレベルの電圧が印加される。その
ため、インバータＩＶの出力はハイレベル（０Ｖ）にさ
れ、エミッタ・フォロワＥＦを構成するトランジスタＴ
ｒがオンされ、エミッタ・フォロワＥＦの出力はトラン
ジスタＴｒのベース電位よりもＶBE分低い−０．６Ｖの
ような電位にされる。
これによって、エミッタ・フォロワＥＦの出力すなわ
ち、レベル変換回路の出力は、上記制御パルスＰＣによ
って、センスアンプから回路にセンス出力（動作電位）
が入って来るまで、予めハイレベル（−０．６Ｖ）に固
定されるようになる。
ち、レベル変換回路の出力は、上記制御パルスＰＣによ
って、センスアンプから回路にセンス出力（動作電位）
が入って来るまで、予めハイレベル（−０．６Ｖ）に固
定されるようになる。
従って上記実施例においては、第３図に示すように、制
御パルスＰＣがロウレベルに立ち下がって、ＭＯＳＦＥ
ＴＱ３がオフされてから、入力信号（センス出力）ＶIN
が変化されると、回路の出力信号ＶECLはこれに応じて
速やかに変化するようになる。すなわち、この回路の出
力ＶECLは、上述したように、制御パルスＰＣによっ
て、入力信号ＶINが入って来る直前まで強制的にハイレ
ベルにされており、制御パルスＰＣが立ち下がると、少
しレベルが下がるものの、直ちに入力信号ＶINの変化に
追従して変化する。
御パルスＰＣがロウレベルに立ち下がって、ＭＯＳＦＥ
ＴＱ３がオフされてから、入力信号（センス出力）ＶIN
が変化されると、回路の出力信号ＶECLはこれに応じて
速やかに変化するようになる。すなわち、この回路の出
力ＶECLは、上述したように、制御パルスＰＣによっ
て、入力信号ＶINが入って来る直前まで強制的にハイレ
ベルにされており、制御パルスＰＣが立ち下がると、少
しレベルが下がるものの、直ちに入力信号ＶINの変化に
追従して変化する。
ここで、入力信号ＶINがロウレベルからハイレベルに変
化されると、インバータＩＶの出力はハイからロウに変
化して、エミッタ・フォロワＥＦの出力ＶECLもロウレ
ベルに変化されるが、このような変化は、第１図の回路
のところで説明したように、もともと迅速に行なわれ
る。一方、入力信号ＶINがハイレベルからロウレベルに
変化されると、インバータＩＶの出力がロウからハイに
変わり、出力ＶECLはハイレベルにされる。しかして、
入力信号INが回路に入って来る前に、制御パルスＰＣに
よってトランジスタＴｒがオンされ、出力ＶECLがハイ
レベルに固定されているため、制御パルスＰＣの立ち下
がりによって出力のレベルが下がり始めても、完全に下
がりきる前に、入力信号ＶINが変化する。そのため、出
力ＶECLは入力信号ＶINの変化に追従して直ちに変化し
て、−０．６Ｖのような所定のハイレベル状態にさせら
れる。
化されると、インバータＩＶの出力はハイからロウに変
化して、エミッタ・フォロワＥＦの出力ＶECLもロウレ
ベルに変化されるが、このような変化は、第１図の回路
のところで説明したように、もともと迅速に行なわれ
る。一方、入力信号ＶINがハイレベルからロウレベルに
変化されると、インバータＩＶの出力がロウからハイに
変わり、出力ＶECLはハイレベルにされる。しかして、
入力信号INが回路に入って来る前に、制御パルスＰＣに
よってトランジスタＴｒがオンされ、出力ＶECLがハイ
レベルに固定されているため、制御パルスＰＣの立ち下
がりによって出力のレベルが下がり始めても、完全に下
がりきる前に、入力信号ＶINが変化する。そのため、出
力ＶECLは入力信号ＶINの変化に追従して直ちに変化し
て、−０．６Ｖのような所定のハイレベル状態にさせら
れる。
第１図に示すような従来の回路においては、入力信号Ｖ
INがハイレベルからロウレベルに変化されると、第３図
(c)に破線で示すように、出力ＶECLのハイレベルへの変
化はロウレベルへの変化よりも２ns以上遅れてしまう。
しかし、実施例の回路においては、出力ＶECLのハイレ
ベルへの変化は、ロウレベルへの変化と同じ程度の遅延
時間しか有しない。そのため、出力ＶECLのロウレベル
への変化の際の遅延時間と、ハイレベルへの変化の際の
遅延時間との差がなくなり、レベル変換回路における遅
い方の遅延時間を早い方の遅延時間に揃えることができ
る。
INがハイレベルからロウレベルに変化されると、第３図
(c)に破線で示すように、出力ＶECLのハイレベルへの変
化はロウレベルへの変化よりも２ns以上遅れてしまう。
しかし、実施例の回路においては、出力ＶECLのハイレ
ベルへの変化は、ロウレベルへの変化と同じ程度の遅延
時間しか有しない。そのため、出力ＶECLのロウレベル
への変化の際の遅延時間と、ハイレベルへの変化の際の
遅延時間との差がなくなり、レベル変換回路における遅
い方の遅延時間を早い方の遅延時間に揃えることができ
る。
その結果、このようなレベル変換回路を出力回路として
使用したＣＭＯＳメモリにおけるアクセス時間が２ns以
上短縮され、読出し速度の高速化が可能となる。
使用したＣＭＯＳメモリにおけるアクセス時間が２ns以
上短縮され、読出し速度の高速化が可能となる。
なお、上記実施例では、インバータＩＶを構成するＭＯ
ＳＦＥＴＱ１，Ｑ２のゲートと電源電圧ＶEEとの間にＮ
チャンネル形のスイッチＭＯＳＦＥＴＱ３が設けられて
いるが、このＭＯＳＦＥＴＱ３の代わりにＰチャンネル
形のＭＯＳＦＥＴを使用し、上記制御パルスＰＣと逆相
のパルスを印加してオンさせるようにしてもよいことは
いうまでもない。また、実施例ではインバータＩＶがＣ
ＭＯＳ構成にされているが、Ｎチャンネル形の駆動用Ｍ
ＯＳＦＥＴと負荷ＭＯＳＦＥＴとにより構成されたイン
バータとエミッタ・フォロワとからなるレベル変換回路
にも適用できるものである。
ＳＦＥＴＱ１，Ｑ２のゲートと電源電圧ＶEEとの間にＮ
チャンネル形のスイッチＭＯＳＦＥＴＱ３が設けられて
いるが、このＭＯＳＦＥＴＱ３の代わりにＰチャンネル
形のＭＯＳＦＥＴを使用し、上記制御パルスＰＣと逆相
のパルスを印加してオンさせるようにしてもよいことは
いうまでもない。また、実施例ではインバータＩＶがＣ
ＭＯＳ構成にされているが、Ｎチャンネル形の駆動用Ｍ
ＯＳＦＥＴと負荷ＭＯＳＦＥＴとにより構成されたイン
バータとエミッタ・フォロワとからなるレベル変換回路
にも適用できるものである。
さらに、上記実施例では、インバータＩＶに直接センス
アンプからの出力が供給されるように構成されているも
のについて説明したが、上記インバータＩＶの前段に複
数段のインバータが接続されているようなレベル変換回
路にも適用することができる。この場合、前記スイッチ
ＭＯＳＦＥＴＱ３は、例えば最終段のインバータを構成
するＭＯＳＦＥＴのゲートと電源電圧ＶEEとの間に接続
するようにすればよい。
アンプからの出力が供給されるように構成されているも
のについて説明したが、上記インバータＩＶの前段に複
数段のインバータが接続されているようなレベル変換回
路にも適用することができる。この場合、前記スイッチ
ＭＯＳＦＥＴＱ３は、例えば最終段のインバータを構成
するＭＯＳＦＥＴのゲートと電源電圧ＶEEとの間に接続
するようにすればよい。
ＭＯＳインバータとエミッタ・フォロワとからなるレベ
ル変換回路のように第１の論理状態（ハイレベル）と第
２の論理状態（ロウレベル）を出力する回路において、
回路の入力信号線と一方の電源電圧端子との間にスイッ
チトランジスタを設けておき、このスイッチトランジス
タを、動作電位が伝播して来る直前までオンさせておく
ことにより、予め出力を遅延時間が大きい方の論理状態
に固定できるようにしたので、出力遅延時間の大きい方
の論理状態への変化が速くされて遅延時間が小さい方の
変化に一致され、これによって遅延時間の差がなくな
り、かつ遅延時間が短くなる。また、この回路を出力回
路として用いたメモリのようなＬＳＩにおける動作速度
を向上させることができるという効果がある。
ル変換回路のように第１の論理状態（ハイレベル）と第
２の論理状態（ロウレベル）を出力する回路において、
回路の入力信号線と一方の電源電圧端子との間にスイッ
チトランジスタを設けておき、このスイッチトランジス
タを、動作電位が伝播して来る直前までオンさせておく
ことにより、予め出力を遅延時間が大きい方の論理状態
に固定できるようにしたので、出力遅延時間の大きい方
の論理状態への変化が速くされて遅延時間が小さい方の
変化に一致され、これによって遅延時間の差がなくな
り、かつ遅延時間が短くなる。また、この回路を出力回
路として用いたメモリのようなＬＳＩにおける動作速度
を向上させることができるという効果がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では、一例としてＭＯＳレベルの信号をＥＣ
Ｌレベルの信号に変換するレベル変換回路と、これをメ
モリの出力回路に利用した場合について説明したが、Ｍ
ＯＳレベルとＴＴＬレベルとの変換を行なう回路その他
立上がり時間と立下がり時間が著しく相異するようなす
べての回路およびメモリ以外の論理ＬＳＩ等に利用でき
るものである。
Ｌレベルの信号に変換するレベル変換回路と、これをメ
モリの出力回路に利用した場合について説明したが、Ｍ
ＯＳレベルとＴＴＬレベルとの変換を行なう回路その他
立上がり時間と立下がり時間が著しく相異するようなす
べての回路およびメモリ以外の論理ＬＳＩ等に利用でき
るものである。
第１図は、従来のＭＯＳレベルからＥＣＬレベルへのレ
ベル変換回路の一例を示す回路図、 第２図は本発明を適用したレベル変換回路の一実施例を
示す回路図、 第３図はその回路における入出力信号と制御パルスのタ
イミングを示すタイミングチャートである。 ＩＶ……インバータ、ＥＦ……エミッタ・フォロワ、Ｔ
ｒ……バイポーラトランジスタ、Ｑ３……スイッチトラ
ンジスタ（ＭＯＳＦＥＴ）、ＶIN……入力信号、ＶECL
……出力信号。
ベル変換回路の一例を示す回路図、 第２図は本発明を適用したレベル変換回路の一実施例を
示す回路図、 第３図はその回路における入出力信号と制御パルスのタ
イミングを示すタイミングチャートである。 ＩＶ……インバータ、ＥＦ……エミッタ・フォロワ、Ｔ
ｒ……バイポーラトランジスタ、Ｑ３……スイッチトラ
ンジスタ（ＭＯＳＦＥＴ）、ＶIN……入力信号、ＶECL
……出力信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荻上 勝己 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭58−59629（ＪＰ，Ａ) 実開 昭57−119946（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】メモリのセンスアンプからのセンス出力を
その入力として受けるＣＭＯＳインバータと、かかるＣ
ＭＯＳインバータの出力を受けるエミッタフォロワとに
よって内部からのＣＭＯＳレベルの信号を受けてＥＣＬ
レベルの出力信号を形成する出力回路が構成されてな
り、上記ＣＭＯＳインバータの入力の変化によってもた
らされる上記エミッタフォロワの出力レベルの第１レベ
ルから第２レベルへの変化時の遅延時間が、上記出力レ
ベルの第２レベルから第１レベルへの変化時の遅延時間
よりも長くなっている半導体回路装置であって、 上記ＣＭＯＳインバータが、Ｗ／Ｌ比の大きなＰチャン
ネルＭＯＳＦＥＴとＷ／Ｌ比の小さなＮチャンネルＭＯ
ＳＦＥＴとから構成されることにより高いロジックスレ
ッショールドを持つようにされているとともに、 そのスイッチ動作によって上記エミッタフォロワの上記
出力レベルを第２レベルに強制するスイッチＭＯＳＦＥ
Ｔを上記ＣＭＯＳインバータに結合してなり、メモリア
ドレスの選択の開始によって出力開始されかつ上記セン
スアンプからセンス出力が出力されるタイミングで出力
終了される制御パルスによって上記スイッチＭＯＳＦＥ
Ｔをスイッチ制御するようにしてなる、ことを特徴とす
る半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097812A JPH0611108B2 (ja) | 1983-06-03 | 1983-06-03 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097812A JPH0611108B2 (ja) | 1983-06-03 | 1983-06-03 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224921A JPS59224921A (ja) | 1984-12-17 |
| JPH0611108B2 true JPH0611108B2 (ja) | 1994-02-09 |
Family
ID=14202167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097812A Expired - Lifetime JPH0611108B2 (ja) | 1983-06-03 | 1983-06-03 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611108B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110319A (ja) * | 1984-05-30 | 1986-01-17 | Fujitsu Ltd | 出力制御回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57119946U (ja) * | 1981-01-19 | 1982-07-26 | ||
| JPS5859629A (ja) * | 1981-09-16 | 1983-04-08 | Toshiba Corp | Ｍｏｓ形論理回路 |
-
1983
- 1983-06-03 JP JP58097812A patent/JPH0611108B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59224921A (ja) | 1984-12-17 |
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