JPH03153045A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03153045A JPH03153045A JP1292621A JP29262189A JPH03153045A JP H03153045 A JPH03153045 A JP H03153045A JP 1292621 A JP1292621 A JP 1292621A JP 29262189 A JP29262189 A JP 29262189A JP H03153045 A JPH03153045 A JP H03153045A
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- JP
- Japan
- Prior art keywords
- silicon oxide
- semiconductor device
- oxide film
- sidewall
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の特にＭＯ５Ｉ−ランジスタの製
造方法に関するものである。
造方法に関するものである。
〔従来の技術］
従来、微細化された半導体装置の製造方法は、Ｌ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構
造のＭＯＳトランジスタを例にとると、第２図に示すよ
うにＷｅｌ１２２、ＬＯＣＯ３２３を形成した半導体基
板２１にゲート絶縁Ｉｌ！２４を高温酸化雰囲気中で形
成した後、多結晶シリコン膜を約０．４μｍ気相成長さ
せ、これをフォトレジストをマスクしてドライエツチン
グによってパターニングを行い、ゲート電極２５を形成
する。続いてフォトレジストをマスクとして低濃度の不
純物を打ち込んだ後、基板全面にモノシランを原料とし
た気相成長による酸化シリコン膜を約０．５μｍ堆積し
、基板に垂直に異方性ドライエツチングを行なうことに
よってゲート電極の側面に選択的に酸化シリコン膜を残
して、サイドウオール２６を形成している。その後高濃
度のイオンを打ち込むことによってソース・ドレイン領
域を形成し、第２フイールド絶縁膜２７を気相成長によ
って形成した後、コンタクトホールをフォトレジストを
マスクとして開孔し、アルミニニウム合金を０．５〜１
．０μｍスパッタする０次に、フォトレジストをマスク
として、ドライエツチングによってバターニングし配線
としている。
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構
造のＭＯＳトランジスタを例にとると、第２図に示すよ
うにＷｅｌ１２２、ＬＯＣＯ３２３を形成した半導体基
板２１にゲート絶縁Ｉｌ！２４を高温酸化雰囲気中で形
成した後、多結晶シリコン膜を約０．４μｍ気相成長さ
せ、これをフォトレジストをマスクしてドライエツチン
グによってパターニングを行い、ゲート電極２５を形成
する。続いてフォトレジストをマスクとして低濃度の不
純物を打ち込んだ後、基板全面にモノシランを原料とし
た気相成長による酸化シリコン膜を約０．５μｍ堆積し
、基板に垂直に異方性ドライエツチングを行なうことに
よってゲート電極の側面に選択的に酸化シリコン膜を残
して、サイドウオール２６を形成している。その後高濃
度のイオンを打ち込むことによってソース・ドレイン領
域を形成し、第２フイールド絶縁膜２７を気相成長によ
って形成した後、コンタクトホールをフォトレジストを
マスクとして開孔し、アルミニニウム合金を０．５〜１
．０μｍスパッタする０次に、フォトレジストをマスク
として、ドライエツチングによってバターニングし配線
としている。
［発明が解決しようとする課題１
しかしながら、従来技術では、第３図に示すように、モ
ノシランを原料としたＣＶＤ酸化シリコン膜３６の側壁
部の付き回りが段差上部の６０％程度であるため、サイ
ドウオール形成に必要な酸化シリコン膜を厚くしなけれ
がならない、ゲート電極上やアクティブ領域上の酸化シ
リコン膜が厚くなるとエッチパックする時間が長くなり
、ウェハー内のエツチングレートの差によってサイドウ
オールの幅のばらつきを大きくする原因となる。
ノシランを原料としたＣＶＤ酸化シリコン膜３６の側壁
部の付き回りが段差上部の６０％程度であるため、サイ
ドウオール形成に必要な酸化シリコン膜を厚くしなけれ
がならない、ゲート電極上やアクティブ領域上の酸化シ
リコン膜が厚くなるとエッチパックする時間が長くなり
、ウェハー内のエツチングレートの差によってサイドウ
オールの幅のばらつきを大きくする原因となる。
ＬＤＤ構造におけるサイドウオールはトランジスタの特
性に与える影響が大きく、例＾ばサイドウオールの幅が
狭すぎるとホットエレクトロンに対して弱（なる。
性に与える影響が大きく、例＾ばサイドウオールの幅が
狭すぎるとホットエレクトロンに対して弱（なる。
また、ＣＶＤ酸化シリコン膜の付き回りがウェハー内で
ばらつくために部分的にオーバーエッチとなりゲート電
極とサイドウオールに段差が生じ、続く第２フイールド
のＣＶＤ酸化シリコン膜の堆積でもなくならず、ゲート
ｉｔｉの上を横切るアルミニュウム配線の断線の原因と
なる。
ばらつくために部分的にオーバーエッチとなりゲート電
極とサイドウオールに段差が生じ、続く第２フイールド
のＣＶＤ酸化シリコン膜の堆積でもなくならず、ゲート
ｉｔｉの上を横切るアルミニュウム配線の断線の原因と
なる。
しかるに、本発明は、かかる課題を解決するものであり
、その目的とするところはゲート電極側壁のサイドウオ
ールのばらつきを無くし、ウェハー内で均一なトランジ
スタ特性を実現し、歩留りが高く、信頼性の高い半導体
装置を供給することにある。
、その目的とするところはゲート電極側壁のサイドウオ
ールのばらつきを無くし、ウェハー内で均一なトランジ
スタ特性を実現し、歩留りが高く、信頼性の高い半導体
装置を供給することにある。
［課題を解決するための手段１
本発明の半導体装置の製造方法は、ＭＯＳトランジスタ
のゲート電極の側壁にサイドウオールを有する半導体装
置において、上記サイドウオールが、有機シランとオゾ
ンを含む酸素雰囲気中で反応させた酸化シリコン膜で形
成されていることを特徴とする。
のゲート電極の側壁にサイドウオールを有する半導体装
置において、上記サイドウオールが、有機シランとオゾ
ンを含む酸素雰囲気中で反応させた酸化シリコン膜で形
成されていることを特徴とする。
［実 施 例１
以下本発明の実施例における工程を、第１図に基づいて
詳細に説明する。
詳細に説明する。
まず８図のごとく、半導体基板１１上にＷＥＬＬ１２．
ＬＯＣＯ５１３を形成した後、ゲート絶縁１１１１４を
高温酸化雰囲気中で形成し、続いて多結晶シリコンを約
０．４μｍ気相成長させる０次にｂ図のごとく、上記多
結晶シリコンをフォトレジストをマスクとしてドライエ
ツチングによってバターニングを行い、ゲート電極１５
を形成する。続いてフォトレジストをマスクとして低濃
度のイオンを打ち込む、サイドウオール１６の酸化シリ
コン膜の形成は、ＨｅやＮ８等の不活性ガスをキャリア
ガスとしたバブリングによってＴＥＯＳ（［Ｓｉ （
ＱＣ２８ｓ）４］）等の有機シランと、オゾンを約５％
含む酸素ガスを、約１００Ｔｏｒｒ、基板温度的３５０
℃に保った反応器内に導入し約０．４μｍ気相成長させ
ている。その後、ＣＦ４１０オ等のエツチングガスによ
って異方性ドライエツチングを行なうことによってゲー
ト電極の側面に選択的に酸化シリコン膜を残す。
ＬＯＣＯ５１３を形成した後、ゲート絶縁１１１１４を
高温酸化雰囲気中で形成し、続いて多結晶シリコンを約
０．４μｍ気相成長させる０次にｂ図のごとく、上記多
結晶シリコンをフォトレジストをマスクとしてドライエ
ツチングによってバターニングを行い、ゲート電極１５
を形成する。続いてフォトレジストをマスクとして低濃
度のイオンを打ち込む、サイドウオール１６の酸化シリ
コン膜の形成は、ＨｅやＮ８等の不活性ガスをキャリア
ガスとしたバブリングによってＴＥＯＳ（［Ｓｉ （
ＱＣ２８ｓ）４］）等の有機シランと、オゾンを約５％
含む酸素ガスを、約１００Ｔｏｒｒ、基板温度的３５０
℃に保った反応器内に導入し約０．４μｍ気相成長させ
ている。その後、ＣＦ４１０オ等のエツチングガスによ
って異方性ドライエツチングを行なうことによってゲー
ト電極の側面に選択的に酸化シリコン膜を残す。
続いて、高１度のイオン打ち込みによってソース・ドレ
イン領域を形成する。この後、Ｃ図のごとく第２フイー
ルド絶縁膜１７を気相成長によって形成した後、コンタ
クトホールをフォトレジストをマスクとして開孔し、ア
ルミニュウム合金な０５〜１．０μｍスパックする０次
に、フォトレジストをマスクとして、Ｃ１２やＢｃｔｓ
のようなハロゲン系ガスによってドライエツチングして
バターニングし配！Ｊｉ１８とする。
イン領域を形成する。この後、Ｃ図のごとく第２フイー
ルド絶縁膜１７を気相成長によって形成した後、コンタ
クトホールをフォトレジストをマスクとして開孔し、ア
ルミニュウム合金な０５〜１．０μｍスパックする０次
に、フォトレジストをマスクとして、Ｃ１２やＢｃｔｓ
のようなハロゲン系ガスによってドライエツチングして
バターニングし配！Ｊｉ１８とする。
この様にしてなる半導体装置は、オゾン−有機シリコン
系の酸化シリコン膜の段差側面部の付き回りが１００％
に近く、モノシラン系の酸化シリコン膜に比べて、サイ
ドウオールをつくるに必要な膜厚を２０〜５０％薄くす
ることができ、この酸化シリコン膜をエツチングする時
間が短縮できるとともにウェハー内のサイドウオールの
幅のばらつきを小さくすることが可能である。
系の酸化シリコン膜の段差側面部の付き回りが１００％
に近く、モノシラン系の酸化シリコン膜に比べて、サイ
ドウオールをつくるに必要な膜厚を２０〜５０％薄くす
ることができ、この酸化シリコン膜をエツチングする時
間が短縮できるとともにウェハー内のサイドウオールの
幅のばらつきを小さくすることが可能である。
〔発明の効果１
以上のごと（、本発明によれば、ゲート電極のサイドウ
オール形成にオゾン−有機シリコン系酸化シリコン膜を
用いることによって、トランジスタ特性のばらつきを小
さくする事ができ、歩留まりが高くかつ信頼性の高い半
導体装置を提供することが出来る。
オール形成にオゾン−有機シリコン系酸化シリコン膜を
用いることによって、トランジスタ特性のばらつきを小
さくする事ができ、歩留まりが高くかつ信頼性の高い半
導体装置を提供することが出来る。
第１図（ａ）〜（ｃ）は、本発明の半導体装置の製造方
法の一実施例を示す断面図である。 第２図は、従来の半導体製造方法を示す断面図である。 第３図は、シラン系の酸化シリコン膜の段差被覆性を示
す断面図である。 １１ 、２ ｌ 、 ３ ｌ ・ ｌ ２、２２、３２ １３、２３、３３ ・ １４、２４、３４ ・ ｌ ５、２５、３５ ・ ｌ ６、２６ ・ ・ ・ ・ １７、２７ ・ ・ ・ ・ １８、２８ ・ ・ ・ ・ ｌ ９、２９ ・ ・ ・ ・ ｌ Ｏｌ ２０ ・ ・ ・ ・ ３６ ・ ・ ・ ・ ・ ・ ・ 半導体基板 ・Ｗｅｌｌ ・ＬＯＧＯＳ ゲート酸化膜 ・ゲート電極 ・サイドウオール ・第２フイールド ・アルミニュウム配線 ・低濃度イオン注入領域 ・高濃度イオン注入領域 ・シラン系ＣＶＤｆｌｉｔ化シリ コン膜
法の一実施例を示す断面図である。 第２図は、従来の半導体製造方法を示す断面図である。 第３図は、シラン系の酸化シリコン膜の段差被覆性を示
す断面図である。 １１ 、２ ｌ 、 ３ ｌ ・ ｌ ２、２２、３２ １３、２３、３３ ・ １４、２４、３４ ・ ｌ ５、２５、３５ ・ ｌ ６、２６ ・ ・ ・ ・ １７、２７ ・ ・ ・ ・ １８、２８ ・ ・ ・ ・ ｌ ９、２９ ・ ・ ・ ・ ｌ Ｏｌ ２０ ・ ・ ・ ・ ３６ ・ ・ ・ ・ ・ ・ ・ 半導体基板 ・Ｗｅｌｌ ・ＬＯＧＯＳ ゲート酸化膜 ・ゲート電極 ・サイドウオール ・第２フイールド ・アルミニュウム配線 ・低濃度イオン注入領域 ・高濃度イオン注入領域 ・シラン系ＣＶＤｆｌｉｔ化シリ コン膜
Claims (1)
- ＭＯＳトランジスタのゲート電極の側壁に絶縁膜から
なるスペーサー（以下サイドウォールという）を有する
半導体装置において、上記サイドウォールが、有機シラ
ンとオゾンを含む酸素雰囲気中で、反応させた酸化シリ
コン膜で形成されていることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292621A JPH03153045A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292621A JPH03153045A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03153045A true JPH03153045A (ja) | 1991-07-01 |
Family
ID=17784170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292621A Pending JPH03153045A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03153045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1284015A4 (en) * | 2000-04-28 | 2005-07-20 | Tokyo Electron Ltd | SEMICONDUCTOR DEVICE WITH LOW DIELECTRIC FILM AND CORRESPONDING MANUFACTURING METHOD |
-
1989
- 1989-11-10 JP JP1292621A patent/JPH03153045A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1284015A4 (en) * | 2000-04-28 | 2005-07-20 | Tokyo Electron Ltd | SEMICONDUCTOR DEVICE WITH LOW DIELECTRIC FILM AND CORRESPONDING MANUFACTURING METHOD |
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