JPH0315439B2

JPH0315439B2 -

Info

Publication number: JPH0315439B2
Application number: JP17723081A
Authority: JP
Inventors: Shinichi Umehara
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1981-11-06
Filing date: 1981-11-06
Publication date: 1991-03-01
Also published as: JPS5879500A

Description

【発明の詳細な説明】本発明はステツプモータで指針を駆動するアナ
ログ時計を備えた小型電子式計算機のステツプモ
ータ駆動制御方式に関する。

ステツプモータを使用して指針を駆動するアナ
ログ時計においては、時計として要求される正確
性から、一定の周期で一定のパルス幅を持つモー
タ駆動信号を正確に作る必要があつた。このため
アナログ時計を小型電子式計算機に組込む場合に
も、アナログ時計のステツプモータを駆動するた
めの駆動信号発生回路を他の回路とは別に独立し
て設けなければならず、コストが高くなると共に
小型化が難しい問題があつた。

本発明は上記の点に鑑みてなされたもので、ア
ナログ時計を小型電子式計算機に組込む場合に、
独立してステツプモータを駆動するための駆動信
号発生回路を設けることなく、ステツプモータを
正確に駆動でき、コストの低下を計り得るステツ
プモータ駆動制御方式を提供することを目的とす
る。

以下図面を参照して本発明の一実施例を説明す
る。第１図は外観正面図を示すもので、１はキー
入力部である。このキー入力部１には、テンキ
ー、フアンクシヨンキーと共に、演算モードＣ、
時刻セツトモードＳ、時刻表示モードＴを切換え
るモードスイツチ２及び時刻修正用スイツチ３
ａ，３ｂが設けられている。上記時刻修正用スイ
ツチ３ａは、時刻を１分進ませるためのものであ
り、スイツチ３ｂは時刻を１分遅らせるためのも
のである。また、４はアナログ時刻表示部、５は
デジタル表示部である。このデジタル表示部５
は、モード指定により演算用データあるいは時刻
データを表示する。

次に第２図により内部回路の構成について説明
する。第２図において１１は計時用基準信号を発
生するパルス発振器で、その出力パルスは分周回
路１２により例えば１秒周期の信号に分周されて
ROM（リード・オンリ・メモリ）アドレス部１
３へ送られる。このROMアドレス部１３は、入
力データに従つてROM１４のアドレスを指定す
る。ROM１４には、各種マイクロプログラムが
記憶されており、ROMアドレス部１３のアドレ
ス指定により出力ラインａからRAM（ランダ
ム・アクセス・メモリ）１５に対するアドレスデ
ータAD、出力ラインｂから数値コードCO、出
力ラインｃからインストラクシヨンIN、出力ラ
インｄから自己の次アドレスNAを出力する。こ
の次アドレスNAは上記ROMアドレス部１３へ
入力される。また、ROM１４の出力ラインｂか
ら出力される数値コードCOは演算回路１６の入
力端子ｂへ入力され、出力ラインｃから出力され
るインストラクシヨンINSはインストラクシヨン
デコーダ１７へ入力される。このインストラクシ
ヨンデコーダ１７は、入力されるインストラクシ
ヨンINSをデコードし、RAM１５に読出し／書
込み命令Ｒ／Ｗを与えると共に演算回路１６に加
減算指令を与える。しかして、上記RAM１５に
は、第３図に示すように例えばＸ，Ｙ，Ｚの演算
用レジスタ、計数用のＣレジスタ、現在時刻計時
用のＴレジスタ等各種レジスタが構成される。そ
して、RAM１５から読出されるデータは、演算
回路１６の入力端子ａに入力される。また、この
入力端子ａには、キー入力部１からの入力データ
が与えられる。そして、演算回路１６の演算出力
はRAM１５に送られて記憶されると共にデコー
ダ１８へ入力される。また、演算回路１６はその
演算結果に対する判断回路を内部に備えており、
データの有無、キヤリー信号の有無等を判断して
その判断結果をROMアドレス部１３へ入力す
る。上記デコーダ１８は例えば「０」〜「10」の
入力データに対するデコードを行なうもので、そ
のデコード出力はアンド回路１９₀〜１９₁₀に入
力される。これらのアンド回路１９₀〜１９₁₀は、
インストラクシヨンデコーダ１７からの制御信号
GCによつてゲート制御される。そして、アンド
回路１９₀〜１９₆の出力は、バツフア２０を介し
てキー入力部１へサンプリング信号として入力さ
れる。また、アンド回路１９₇〜１９₁₀の出力は、
バツフア２１を介してステツプモータ駆動回路２
２へ送られ、このステツプモータ駆動回路２２に
よつてアナログ時計用ステツプモータ部２３が駆
動される。このステツプモータ部２３は、例えば
60極１相励磁式のもので、アナログ時刻表示部４
の指針４ａ，４ｂを駆動する。

次に上記実施例の動作について第４図のフロー
チヤートに従つて説明する。第４図はキーサンプ
リング及び計時処理のフローを示すもので、ま
ず、ステツプS₁に示すようにRAM１５における
ＸレジスタのX₀桁の内容が「０」であるか否か
を判断する。上記Ｘレジスタは置数用レジスタ
で、X₁〜X₁₅桁に置数データを記憶すると共にX₀
桁に置数フラグを記憶するようになつている。こ
の置数フラグは、置数操作が行なわれた時にX₀
桁に書込まれるもので、上記ステツプS₁によつて
置数操作が行なわれたか否かの判断が行なわれ
る。ステツプS₁においてX₀桁の内容が「０」で
ないと判断されるとステツプS₂に示す演算フロー
を通つてステツプS₁に戻る。上記演算フローを通
ることによつてX₀桁の内容つまり置数フラグが
クリアされる。そして、ステツプS₁でX₀桁の内
容が「０」であると判断されると、ステツプS₃に
進み、RAM１５におけるＣレジスタのC₀桁に
「＋１」する。その後ステツプS₄においてC₀桁の
内容が「７」に達したか否かを判断し、「７」に
達していればステツプS₅でC₀桁の内容をクリア
してステツプS₆へ進み、「７」未満であればその
ままステツプS₆へ進む。ステツプS₆では、C₀桁
の内容をRAM１５から演算回路１６へ読出し、
そのままデコーダ１８へ与える。また、この時イ
ンストラクシヨンデコーダ１７からゲート制御信
号GCが出力され、アンド回路１９₀〜１９₁₀に与
えられる。上記デコーダ１８は、演算回路１６を
介して与えられたC₀桁の内容「０」〜「６」を
デコードし、アンド回路１９₀〜１９₆を介してバ
ツフア２０に出力する。バツフア２０はその入力
データを保持し、キー入力部１へキーサンプリン
グ信号として与える。この時、キー入力部１でキ
ー操作が行なわれていれば、キーサンプリング信
号に応じてキー入力データが演算回路１６へ送ら
れ、RAM１５のＸレジスタに書込まれる。そし
て、上記ステツプS₆の処理を終了するとステツプ
S₇へ進み、分周回路１２から１秒信号が出力され
ているか否かの判断が行なわれる。この時１秒信
号が出力されていなければステツプS₁へ戻るが、
１秒信号が出力されていればステツプS₈へ進み、
RAM１５における計時用ＴレジスタのT₀桁つま
り秒情報記憶桁に「＋１」する。この「＋１」の
動作によつてT₀桁の内容が「10」に達した時は、
T₁桁つまり秒記憶用の上位桁（10秒単位桁）に
「＋１」すると共にT₀桁をクリアする。次いでス
テツプS₉へ進み、T₁桁の内容が「６」に達した
か否かを判断し、「６」に達していなければ、つ
まり分単位時刻情報に変化がなければ、時刻処理
ステツプS₁₀へ進み、時刻表示モードが指定され
ていればデジタル時刻に対する表示処理すなわ
ち、Ｔレジスタの内容をデジタル表示部５へ送つ
てそれまでのデジタル表示時刻に「＋１」秒した
表示を行なわせる。また、上記ステツプS₉でT₁
桁の内容が「６」であると判断された場合はT₂
桁、つまり分情報記憶桁に「＋１」してT₁桁を
クリアすると共にステツプS₁₁へ進む。なお、Ｔ
レジスタにおいては、上記の場合と同様にして分
単位情報、時単位情報等に対する桁上げ処理が行
なわれる。しかして、上記ステツプS₁₁では、
RAM１５からＣレジスタのC₁桁の内容を読出
し、演算回路１６を介してデコーダ１８へ入力す
る。さらにステツプS₁₂においてC₁桁の内容に
「＋１」すると共にその後ステツプS₁₃に進んでC₁
桁の内容が「11」に達したか否かを判断する。
C₁桁の内容が「11」に達していればステツプS₁₄
でC₁桁に「７」を書込んだ後、時刻処理ステツ
プS₁₀へ進み、「11」未満であればそのままステツ
プS₁₀へ進む。ステツプS₁₃あるいはステツプS₁₄
から時刻処理ステツプS₁₀へ進んだ場合は、イン
ストラクシヨンデコーダ１７からゲート制御信号
GCを出力してアンド回路１９₀〜１９₁₀へ与え、
C₁桁の内容に対するデコーダ１８の出力をアン
ド回路１９₇〜１９₁₀を介してバツフア２１に入
力し、ステツプモータ駆動回路２２を駆動する。
すなわち、C₁桁の内容は「11」に達するとステ
ツプS₁₄で「７」に初期設定されるので、「７」〜
「10」の範囲においてデコーダ１８へ送られる。
従つてデコーダ１８の出力はアンド回路１９₇〜
１９₁₀に対するものとなり、その出力がバツフア
２１を介してステツプモータ駆動回路２２へ送ら
れる。このステツプモータ駆動回路２２は、アナ
ログ時刻表示部４に対して指針４ａ，４ｂを駆動
し、表示時刻を１分進める。

以上の処理により第５図に示すように、Ｃレジ
スタのC₀桁の内容が「０」〜「６」まで常時繰
返してカウントアツプされ、そのカウント内容が
デコーダ１８でデコードされてキー入力部１への
サンプリング信号となる。また、計時用Ｔレジス
タで１分を計時する毎にＣレジスタのC₁桁の内
容が「７」〜「10」の範囲でカウントアツプさ
れ、その内容がデコーダ１８でデコードされてス
テツプモータ駆動回路２２へ送られる。そして、
このステツプモータ駆動回路２２によりステツプ
モータ部２３が駆動されてアナログ表示時刻が１
分ずつ進められる。

また、モードスイツチ２をセツトモードＳに切
換えて時刻修正用スイツチ３ａを操作するとＴレ
ジスタの内容が「＋１分」されると共にアナログ
表示時刻が「＋１分」される。また、時刻修正用
スイツチ３ｂを操作した場合はＴレジスタの内容
が「−１分」されると共にアナログ表示時刻が
「−１分」される。

なお、上記実施例では、時刻修正用スイツチ３
ａ，３ｂの操作によつてデジタル表示時刻及びア
ナログ表示時刻を１分ずつ順次修正するようにし
たが、さらに、スイツチ３ａ，３ｂを連続的に操
作した場合にクロツクパルスを用いて高速度の時
刻修正を行なうことも可能である。

以上のべたように本発明によれば、小型電子式
計算機のキー入力部のキーサンプリング信号発生
回路を利用してアナログ時計のステツプモータを
駆動するための駆動信号を得るようにしたので、
簡単な回路でステツプモータを正確に駆動でき、
かつコストの低下を計り得るものである。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図
は外観正面図、第２図は回路構成図、第３図は第
２図におけるRAMのレジスタ構成を示す図、第
４図は動作内容を示すフローチヤート、第５図は
サンプリングパルス及びステツプモータ駆動信号
の発生状態を示す図である。１……キー入力部、２……モードスイツチ、３
ａ，３ｂ……時刻修正用スイツチ、４……アナロ
グ時刻表示部、５……デジタル表示部、１１……
パルス発振器、１４……ROM（リード・オン
リ・メモリ）、１５……RAM（ランダム・アクセ
ス・メモリ）、１８……デコーダ、２０，２１…
…バツフア、２２……ステツプモータ駆動回路。

Claims

【特許請求の範囲】１ステツプモータで指針を駆動するアナログ時
計を備えた小型電子式計算機のステツプモータ駆
動制御方式であつて、一定周期の信号を計算して順次異なつた数値デ
ータを得て、この数値データを順次出力するデー
タ発生回路と、このデータ発生回路から出力された数値データ
をデコードして複数のタイミング信号を発生する
デコーダとを具備し、このデコーダから出力される複数のタイミング
信号のうち所定数のタイミング信号をキーサンプ
リング信号として前記小型電子式計算機のキー入
力部に供給し、前記複数のタイミング信号のうち
前記所定数のタイミング信号以外のタイミング信
号を前記ステツプモータに駆動信号として供給し
てなるステツプモータ駆動制御方式。