JPH03155369A - ピーク電流制御型コンバータ - Google Patents
ピーク電流制御型コンバータInfo
- Publication number
- JPH03155369A JPH03155369A JP29237289A JP29237289A JPH03155369A JP H03155369 A JPH03155369 A JP H03155369A JP 29237289 A JP29237289 A JP 29237289A JP 29237289 A JP29237289 A JP 29237289A JP H03155369 A JPH03155369 A JP H03155369A
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- Japan
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- clock signal
- current
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- 238000001514 detection method Methods 0.000 claims description 17
- 238000004804 winding Methods 0.000 claims description 4
- 238000011084 recovery Methods 0.000 abstract description 8
- 230000005669 field effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
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- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、スイッチングレギュレーター等のピーク電流
制御型コンバータに関するものである。
制御型コンバータに関するものである。
（従来の技術）
第５図に従来例に係るピーク電流制御型コンバータの基
本回路図を示す。
本回路図を示す。
図において、１は主電源、Ｔはトランス、Ｑｌはスイッ
チング手段である電界効果トランジスタ、Ｆ／Ｆは上記
電界効果トランジスタＱ１を駆動する駆動手段であるフ
リップフロップ、２はクロック信号の入力端子、Ｒ１は
Ｑ１ピーク電流検出用抵抗、Ｒ２は抵抗、Ｃ１はコンデ
ンサー、ＣＯＭは比較手段、Ｅ／Ａは比較増幅手段、Ｖ
ｒは基準電圧電源、Ｄｌ及びＤ２は整流ダイオード、Ｃ
２はコンデンサー、Ｌはインダクタンス、ＲＬは負荷を
示す。
チング手段である電界効果トランジスタ、Ｆ／Ｆは上記
電界効果トランジスタＱ１を駆動する駆動手段であるフ
リップフロップ、２はクロック信号の入力端子、Ｒ１は
Ｑ１ピーク電流検出用抵抗、Ｒ２は抵抗、Ｃ１はコンデ
ンサー、ＣＯＭは比較手段、Ｅ／Ａは比較増幅手段、Ｖ
ｒは基準電圧電源、Ｄｌ及びＤ２は整流ダイオード、Ｃ
２はコンデンサー、Ｌはインダクタンス、ＲＬは負荷を
示す。
ここで、フリップフロップＦ／Ｆ、検出用抵抗Ｒ１、抵
抗Ｒ２、コンデンサーＣ１、比較手段Ｃ○Ｍ、比較増幅
手段Ｅ／Ａ及び基準電圧電源ｖｒにより上記電界効果ト
ランジスタＱ１の駆動の制御ループを構成している。
抗Ｒ２、コンデンサーＣ１、比較手段Ｃ○Ｍ、比較増幅
手段Ｅ／Ａ及び基準電圧電源ｖｒにより上記電界効果ト
ランジスタＱ１の駆動の制御ループを構成している。
この回路において、クロック信号がフリップフロップＦ
／Ｆのセット入力端子Ｓに入力され、このクロック信号
毎にフリップフロップＦ／Ｆの出力が○Ｎとなり電界効
果トランジスタＱ１が駆動される。フリップフロップＦ
／Ｆのリセット端子Ｒには、トランスの二次巻き線側の
出力端子Ｖ。
／Ｆのセット入力端子Ｓに入力され、このクロック信号
毎にフリップフロップＦ／Ｆの出力が○Ｎとなり電界効
果トランジスタＱ１が駆動される。フリップフロップＦ
／Ｆのリセット端子Ｒには、トランスの二次巻き線側の
出力端子Ｖ。
の電圧を基準電圧電源Ｖｒの電圧と比較増幅された出力
Ｖｅｒと電界効果トランジスターＱ１のピーク電流検出
出力Ｖ ｓ ｅ ｎ ｓ ｅとを比較し、両者が同電圧
になった時に出力する比較手段Ｃ，ＯＭの出力端が接続
されており、この比較手段ＣＯＭが出力した時にフリッ
プフロップＦ／Ｆの出力がＯＦＦとになり電界効果トラ
ンジスタＱ１が非駆動になる。
Ｖｅｒと電界効果トランジスターＱ１のピーク電流検出
出力Ｖ ｓ ｅ ｎ ｓ ｅとを比較し、両者が同電圧
になった時に出力する比較手段Ｃ，ＯＭの出力端が接続
されており、この比較手段ＣＯＭが出力した時にフリッ
プフロップＦ／Ｆの出力がＯＦＦとになり電界効果トラ
ンジスタＱ１が非駆動になる。
このような正常状態の動作波形は、第６図（ａ）の様に
なる。以上の動作かられかるように、電界効果トランジ
スターＱ１のピーク電流が制御ループの中に取り入れら
れており、クロック信号毎に電界効果トランジスターＱ
１が制御されるため、この種のコンバータは破壊を起こ
し難いという特長がある。また、トランスの二次巻き線
側の出力端子Ｖｏからみた等価回路が定電流電源として
考えられるため、インダクタンスＬ及びコンデンサー〇
による位相回りが無く、原理的に安定であるという特長
もある。
なる。以上の動作かられかるように、電界効果トランジ
スターＱ１のピーク電流が制御ループの中に取り入れら
れており、クロック信号毎に電界効果トランジスターＱ
１が制御されるため、この種のコンバータは破壊を起こ
し難いという特長がある。また、トランスの二次巻き線
側の出力端子Ｖｏからみた等価回路が定電流電源として
考えられるため、インダクタンスＬ及びコンデンサー〇
による位相回りが無く、原理的に安定であるという特長
もある。
しかし、このピーク電流制御を第５図の様なフォワード
型コンバータ各に適用した場合、電界効果トランジスタ
ーＱ１の駆動時に整流ダイオードＤ２による逆回復電流
が整流ダイオードＤ１を通して流れるため、第６図（ａ
）のような立ち上がりのパルス状の波形（図中Ｐで示す
部分）を生じる。これは整流ダイオードＤｉ、Ｄ２の性
能の劣るもの程大きく、この立ち上がりのパルスが上記
出力Ｖｅｒに達すると、この時点でフリップフロップＦ
／Ｆの出力がＯＦＦになってしまい、第６図（ｂ）に示
す様な異常な動作波形になってしまう。このため、動作
が不安定になり、乱調を生じ易く、また、最悪の場合電
界効果トランジスターＱ１が破損することもある。
型コンバータ各に適用した場合、電界効果トランジスタ
ーＱ１の駆動時に整流ダイオードＤ２による逆回復電流
が整流ダイオードＤ１を通して流れるため、第６図（ａ
）のような立ち上がりのパルス状の波形（図中Ｐで示す
部分）を生じる。これは整流ダイオードＤｉ、Ｄ２の性
能の劣るもの程大きく、この立ち上がりのパルスが上記
出力Ｖｅｒに達すると、この時点でフリップフロップＦ
／Ｆの出力がＯＦＦになってしまい、第６図（ｂ）に示
す様な異常な動作波形になってしまう。このため、動作
が不安定になり、乱調を生じ易く、また、最悪の場合電
界効果トランジスターＱ１が破損することもある。
この様な不具合を解決するために、ピーク電流検出出力
Ｖｓｅｎｓｅを抵抗Ｒ２とコンデンサーＣ１とからなる
積分回路に通すことにより、上記の立ち上がりのパルス
を減衰させる方法が取られている。
Ｖｓｅｎｓｅを抵抗Ｒ２とコンデンサーＣ１とからなる
積分回路に通すことにより、上記の立ち上がりのパルス
を減衰させる方法が取られている。
（発明が解決しようとする課題）
しかし、この方法では、ピーク電流検出出力ｖｓｅｎｓ
ｅ自体も減衰してしまい、また、減衰を考慮して検出用
抵抗Ｒ１を大きくすると効率が低下するというように完
全な解決方法ではなかった。
ｅ自体も減衰してしまい、また、減衰を考慮して検出用
抵抗Ｒ１を大きくすると効率が低下するというように完
全な解決方法ではなかった。
特に、負荷抵抗ＲＬが大きい場合には、ピーク電流検出
出力Ｖ ｓ ｅ ｒｔ ｓ ｅが減ジ・するが２次側の
整流ダイオードＤｉ、Ｄ２による電流は減少しないため
、上記現象が著しく、ピーク電流制御を採用するにあた
っての重要な技術課題になっている。
出力Ｖ ｓ ｅ ｒｔ ｓ ｅが減ジ・するが２次側の
整流ダイオードＤｉ、Ｄ２による電流は減少しないため
、上記現象が著しく、ピーク電流制御を採用するにあた
っての重要な技術課題になっている。
本発明は、この様な背景に基づいてなされたものであり
、２次側整流ダイオードの逆回復電流に起因して生じる
パルスや、負荷抵抗が大きい場合のノイズによる不安定
原因を取り除き、フォワードコンバータ舎の場合でも安
定に動作するピーク電流制御型コンバータを提供するこ
とを目的とする。
、２次側整流ダイオードの逆回復電流に起因して生じる
パルスや、負荷抵抗が大きい場合のノイズによる不安定
原因を取り除き、フォワードコンバータ舎の場合でも安
定に動作するピーク電流制御型コンバータを提供するこ
とを目的とする。
（課題を解決するための手段）
上記目的を達成するため本発明は、ピーク電流制御型の
コンバータ去において、ピーク電流検出出力Ｖｓｅｎｓ
ｅをその立ち上がりの一定部分を除いて制御に用いるこ
とを特徴とするものである。
コンバータ去において、ピーク電流検出出力Ｖｓｅｎｓ
ｅをその立ち上がりの一定部分を除いて制御に用いるこ
とを特徴とするものである。
（作用）
ピーク電流検出出力Ｖｓｅｎｓｅを、整流ダイオードの
逆回復電流に起因して生じるその立ち上がりのパルス状
の出力部分を除いて制御に用いるので、動作が安定し、
乱調も生じない。
逆回復電流に起因して生じるその立ち上がりのパルス状
の出力部分を除いて制御に用いるので、動作が安定し、
乱調も生じない。
（実施例）
以下、本発明の実施例を第１図から第４図に基づき説明
する。
する。
第１図は、本発明の第一の実施例に係るピーク電流制御
型のコンバータ去の回路図である。従来例と異なる点は
、ピーク電流検出出力Ｖｓｅｎｓｅを抵抗Ｒ２とコンデ
ンサＣ１からなる積分回路を通して比較手段ＣＯＭに入
力するのに換え、フリップフロップＦ／Ｆのセット端子
に入力されるクロック信号が入力される遅延パルス発生
手段３を追加して、その出力と電界効果トランジスター
Ｑ１のピーク電流検出出力Ｖ ｓ ｅ ｎ ｓ ｅとを
論理和手段４に入力し、その論理和出力を上記比較手段
ＣＯＭに入力する点である。
型のコンバータ去の回路図である。従来例と異なる点は
、ピーク電流検出出力Ｖｓｅｎｓｅを抵抗Ｒ２とコンデ
ンサＣ１からなる積分回路を通して比較手段ＣＯＭに入
力するのに換え、フリップフロップＦ／Ｆのセット端子
に入力されるクロック信号が入力される遅延パルス発生
手段３を追加して、その出力と電界効果トランジスター
Ｑ１のピーク電流検出出力Ｖ ｓ ｅ ｎ ｓ ｅとを
論理和手段４に入力し、その論理和出力を上記比較手段
ＣＯＭに入力する点である。
この回路において、クロック信号がフリップフロップＦ
／Ｆのセット入力端子Ｓに入力され、このクロック信号
毎にフリップフロップＦ／Ｆの出力がＯＮとなり、電界
効果トランジスタＱ１が駆動される。上記クロック信号
は、遅延パルス発生手段３にも入力され、この遅延パル
ス発生手段３は第２図に示す様にＡｔ時間だけ遅延され
た遅延パルスを出力する。このΔｔは、２次側整流ダイ
オードＤｉ、Ｄ２の逆回復電流に起因して生じるパルス
（第６図中のＰ）が十分入る時間に設定する。この遅延
パルスと電界効果トランジスターＱ１のピーク電流検出
出力Ｖ ｓ ｅ ｎ ｓ ｅとが入力される論理和手段
４の出力は第２図に示す様に、ピ一り電流検出出力Ｖ
ｓ ｅ ｎ ｓ ｅの立ち上がり時において、２次側整
流ダイオードＤｉ、Ｄ２の逆回復電流に起因して生じる
パルスの部分が削除されたものになっておりスイッチン
グノイズの影響を受けることなく動作することができる
。
／Ｆのセット入力端子Ｓに入力され、このクロック信号
毎にフリップフロップＦ／Ｆの出力がＯＮとなり、電界
効果トランジスタＱ１が駆動される。上記クロック信号
は、遅延パルス発生手段３にも入力され、この遅延パル
ス発生手段３は第２図に示す様にＡｔ時間だけ遅延され
た遅延パルスを出力する。このΔｔは、２次側整流ダイ
オードＤｉ、Ｄ２の逆回復電流に起因して生じるパルス
（第６図中のＰ）が十分入る時間に設定する。この遅延
パルスと電界効果トランジスターＱ１のピーク電流検出
出力Ｖ ｓ ｅ ｎ ｓ ｅとが入力される論理和手段
４の出力は第２図に示す様に、ピ一り電流検出出力Ｖ
ｓ ｅ ｎ ｓ ｅの立ち上がり時において、２次側整
流ダイオードＤｉ、Ｄ２の逆回復電流に起因して生じる
パルスの部分が削除されたものになっておりスイッチン
グノイズの影響を受けることなく動作することができる
。
このような遅延パルス発生手段の具体的な回路としては
、第３図（ａ）に示すようなワンショットマルチバイブ
レータ−５や、第４図（ａ）に示すように遅延回路６と
フリップフロップ７を組合せた回路等を用いることがで
きる。なお第３図（ｂ）及び第４図（ｂ）はそれぞれの
出力波形を示したものである。
、第３図（ａ）に示すようなワンショットマルチバイブ
レータ−５や、第４図（ａ）に示すように遅延回路６と
フリップフロップ７を組合せた回路等を用いることがで
きる。なお第３図（ｂ）及び第４図（ｂ）はそれぞれの
出力波形を示したものである。
以上の実施例は、フォワード型のものに適用したもので
あるが、フライバック型のものにも同様に適用すること
ができる。
あるが、フライバック型のものにも同様に適用すること
ができる。
（発明の効果）
以上説明したように本発明によれば、２次側整流ダイオ
ードの逆回復電流に起因して生じるパルスや、負荷抵抗
が小さい場合のノイズによる不安定原因を取り除き、フ
ォワードコンバータ専の場合でも安定に動作するピーク
電流制御型コンバータを得ることが出来る。
ードの逆回復電流に起因して生じるパルスや、負荷抵抗
が小さい場合のノイズによる不安定原因を取り除き、フ
ォワードコンバータ専の場合でも安定に動作するピーク
電流制御型コンバータを得ることが出来る。
第１図は本発明の一実施例に係るピーク電流制御型コン
バータの回路図、第２図は第１図の回路における動作波
形図、第３図は第１図に係る実施例に適用できる遅延パ
ルス発生手段の回路図（ａ）及びその動作波形図（ｂ）
、第４図は第１図に係る実施例に適用できる他の遅延パ
ルス発生手段の回路図（ａ）及びその動作波形図（ｂ）
、第５図は従来例に係るピーク電流制御型コンバータの
回路図、第６図は第１図の回路における正常時における
動作波形図（、）及びその異常時の動作波形図（ｂ）を
示す。 Ｑｌ・・・電界効果トランジスター Ｆ／Ｆ・・・フ
リップフロップ、 ３・・・遅延パルス発生手段、４
・・・論理和手段、 ＣＯＭ・・・比較手段。 第 ２ 図 第 図 第 図 （ａ） （ｂ） Ｑ−カ ー「−１− 第 図 （ｂ）
バータの回路図、第２図は第１図の回路における動作波
形図、第３図は第１図に係る実施例に適用できる遅延パ
ルス発生手段の回路図（ａ）及びその動作波形図（ｂ）
、第４図は第１図に係る実施例に適用できる他の遅延パ
ルス発生手段の回路図（ａ）及びその動作波形図（ｂ）
、第５図は従来例に係るピーク電流制御型コンバータの
回路図、第６図は第１図の回路における正常時における
動作波形図（、）及びその異常時の動作波形図（ｂ）を
示す。 Ｑｌ・・・電界効果トランジスター Ｆ／Ｆ・・・フ
リップフロップ、 ３・・・遅延パルス発生手段、４
・・・論理和手段、 ＣＯＭ・・・比較手段。 第 ２ 図 第 図 第 図 （ａ） （ｂ） Ｑ−カ ー「−１− 第 図 （ｂ）
Claims (2)
- （１）ピーク電流制御型のコンバータにおいて、ピーク
電流検出出力をその立ち上がりの一定部分を除いて制御
に用いることを特徴とするピーク電流制御型コンバータ
。 - （２）トランスの一次巻き線に接続されたスイッチング
手段と、該スイッチング手段のピーク電流検出出力とト
ランス二次巻き線側出力の基準電圧との比較増幅出力と
を比較する比較手段と、クロック信号によりセットされ
上記比較手段の出力によりリセットされる上記スイッチ
ング手段の駆動手段とを有するピーク電流制御型コンバ
ータにおいて、上記クロック信号が入力される遅延パル
ス発生手段を設け、その出力と上記スイッチング手段の
電流検出出力との論理和出力をピーク電流検出出力とし
て上記比較手段に入力することを特徴とするピーク電流
制御型コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292372A JPH0750989B2 (ja) | 1989-11-13 | 1989-11-13 | ピーク電流制御型コンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292372A JPH0750989B2 (ja) | 1989-11-13 | 1989-11-13 | ピーク電流制御型コンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03155369A true JPH03155369A (ja) | 1991-07-03 |
| JPH0750989B2 JPH0750989B2 (ja) | 1995-05-31 |
Family
ID=17780949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292372A Expired - Fee Related JPH0750989B2 (ja) | 1989-11-13 | 1989-11-13 | ピーク電流制御型コンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750989B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866588A (en) * | 1989-02-17 | 1989-09-12 | American Telephone And Telegraph Company At&T Bell Laboratories | Circuit for suppression of leading edge spike switched current |
-
1989
- 1989-11-13 JP JP1292372A patent/JPH0750989B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866588A (en) * | 1989-02-17 | 1989-09-12 | American Telephone And Telegraph Company At&T Bell Laboratories | Circuit for suppression of leading edge spike switched current |
| JPH02250662A (ja) * | 1989-02-17 | 1990-10-08 | American Teleph & Telegr Co <Att> | 電力スイッチング回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750989B2 (ja) | 1995-05-31 |
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| JPH0318430B2 (ja) | ||
| JPH0537666Y2 (ja) |
Legal Events
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