JPH03155678A - 縦型ｍｏｓｆｅｔ - Google Patents
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- JPH03155678A JPH03155678A JP1295931A JP29593189A JPH03155678A JP H03155678 A JPH03155678 A JP H03155678A JP 1295931 A JP1295931 A JP 1295931A JP 29593189 A JP29593189 A JP 29593189A JP H03155678 A JPH03155678 A JP H03155678A
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
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- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はアバランシェ降伏による破壊耐量を増大した縦
型ＭＯＳＦＥＴに関する。
型ＭＯＳＦＥＴに関する。
（ロ）従来の技術
縦型ＭＯ５ＦＥＴは、第３図に示すように、底部に高濃
度Ｎ“型層（１〉を有するＮ−型シリコン基板〈２）を
ドレインとして、その表面上に所定の間隔でゲート電極
（ポリＳｉゲート） ＜３）が配置され、このゲート電
極（３）の下にチャンネル部を作るように基体り２）表
面にＰ型拡散領域（４〉とＮ“型ソース領域り５）を形
成したもので、ゲートへの電圧印加によってゲート下の
Ｐ型拡散領域（４）（チャンネル部）を通るドレイン電
流ＩＤｉを制御するようにＭＯＳＦＥＴを動作させるも
のである（例えば、特開昭６３−２６０１７６号公報）
、＜６）はＡｆｆｉ電極、（７）はガードリングである
。
度Ｎ“型層（１〉を有するＮ−型シリコン基板〈２）を
ドレインとして、その表面上に所定の間隔でゲート電極
（ポリＳｉゲート） ＜３）が配置され、このゲート電
極（３）の下にチャンネル部を作るように基体り２）表
面にＰ型拡散領域（４〉とＮ“型ソース領域り５）を形
成したもので、ゲートへの電圧印加によってゲート下の
Ｐ型拡散領域（４）（チャンネル部）を通るドレイン電
流ＩＤｉを制御するようにＭＯＳＦＥＴを動作させるも
のである（例えば、特開昭６３−２６０１７６号公報）
、＜６）はＡｆｆｉ電極、（７）はガードリングである
。
斯る縦型ＭＯＳＦＥＴは、大電流高速スイッチングが可
能なので、モータ制御、スイッチングレギュレータ、Ｃ
ＲＴ偏向用として多用されている。
能なので、モータ制御、スイッチングレギュレータ、Ｃ
ＲＴ偏向用として多用されている。
（ハ）発明が解決しようとする課題
しかしながら、第４図のようにリアクトル負荷（８〉を
ＭＯＳトランジスタ（９）でスイッチングする場合、コ
イル負荷（８）を遮断した瞬間に高い電流変化率ｄｉ／
ｄｔで大きなサージ電圧（１０）が発生し、このような
サージ電圧がＭＯＳトランジスタ（９）のソース・ドし
イン間に印加されることによりＭＯＳトランジスタ＜９
）は容易にアバランシェ領域まで印加される。
ＭＯＳトランジスタ（９）でスイッチングする場合、コ
イル負荷（８）を遮断した瞬間に高い電流変化率ｄｉ／
ｄｔで大きなサージ電圧（１０）が発生し、このような
サージ電圧がＭＯＳトランジスタ（９）のソース・ドし
イン間に印加されることによりＭＯＳトランジスタ＜９
）は容易にアバランシェ領域まで印加される。
アバランシェ領域まで印加されたＭｏＳトランジスタ（
９）は、第５図に示すように主にＰ型拡散領域（４）と
Ｎ−型基板（２）とが形成する接合ダイオード（１１）
がなだれ降伏することにより電流を吸収しようとする。
９）は、第５図に示すように主にＰ型拡散領域（４）と
Ｎ−型基板（２）とが形成する接合ダイオード（１１）
がなだれ降伏することにより電流を吸収しようとする。
ところが、ＭＯＳトランジスタ（９〉はＮ”ソース領域
（５）をエミッタ、Ｐ聖域牧領域（４）をベース、Ｎ−
型基体（２）をコレクタとする寄生トランジスタ（１２
）が不可避的に形成されてしまい、また、Ｎゝソース領
域（５）の底部はピンチ構造となるため、ソース領域（
５）とＰ型拡散領域（４）とのＰＮ接合はピンチ抵抗（
１３）により順バイアスされる電位差に容易に達して寄
生トランジスタ（１２）が導通してしまう。−旦寄生ト
ランリスタク１２）が導通すると、ＭＯＳトランジスタ
の阻止耐圧は寄生トランジスタ（１２）のｖｃｐ。まで
低下するので、アバランシェ電流が制御がきかない状態
で能動化したセルを流れ、結果的に素子が破壊されてし
まう現象がある。
（５）をエミッタ、Ｐ聖域牧領域（４）をベース、Ｎ−
型基体（２）をコレクタとする寄生トランジスタ（１２
）が不可避的に形成されてしまい、また、Ｎゝソース領
域（５）の底部はピンチ構造となるため、ソース領域（
５）とＰ型拡散領域（４）とのＰＮ接合はピンチ抵抗（
１３）により順バイアスされる電位差に容易に達して寄
生トランジスタ（１２）が導通してしまう。−旦寄生ト
ランリスタク１２）が導通すると、ＭＯＳトランジスタ
の阻止耐圧は寄生トランジスタ（１２）のｖｃｐ。まで
低下するので、アバランシェ電流が制御がきかない状態
で能動化したセルを流れ、結果的に素子が破壊されてし
まう現象がある。
このように、従来の縦型ＭＯ３ＦＥＴはアバランシェ降
伏に対して無防備であり、破壊に至り易い欠点があった
。
伏に対して無防備であり、破壊に至り易い欠点があった
。
（ニ）課題を解決するための手段
本発明は上記従来の欠点に鑑み成されたもので、ＭＯＳ
セルのＰ型拡散領域（２４）を囲むようにＰ型ウェル領
域（２５）を設け、ウェル領域（２５）をソース電極（
３２）に接続すると共に、ウェル領域（２５）の底部に
高濃度埋込層（３３）を設けることにより、アバランシ
ェ耐量を増大した縦型ＭＯ５ＦＥＴを提供するへのであ
る。
セルのＰ型拡散領域（２４）を囲むようにＰ型ウェル領
域（２５）を設け、ウェル領域（２５）をソース電極（
３２）に接続すると共に、ウェル領域（２５）の底部に
高濃度埋込層（３３）を設けることにより、アバランシ
ェ耐量を増大した縦型ＭＯ５ＦＥＴを提供するへのであ
る。
（ネ）作用
本発明によれば、高濃度埋込層（３３）を設けたことに
より基板（２１〉周囲部分において空乏層（３４）の伸
びが抑制され、その内部電界が部分的に高くなるので、
ＭＯＳセル内部のアバランシェ降伏電圧より周囲のアバ
ランシェ降伏電圧を小さくできる。すると、アバランシ
ェ降伏は先ず基板（２１）周囲部分で発生し、その降伏
電流は、ウェル領域〈２５）を介してソース電極（３２
）に流れる。ウェル領域（２５）はＰ型拡散領域（２４
）と分離形成されているので、前記降伏電流ｉがＭＯＳ
セル内で寄生トランジスタを導通させることが無く、さ
らにウェル領域（２５）にはＮ“型ソース領域（２９）
が存在しないので、ウェル領域（２５）で寄生トランジ
スタ効果が生じることも無い。従って、アバランシェ降
伏を流ｉを積極的にウェル領域（２５）へ流すことによ
って、ＭＯＳセル部の破壊を防止できる。
より基板（２１〉周囲部分において空乏層（３４）の伸
びが抑制され、その内部電界が部分的に高くなるので、
ＭＯＳセル内部のアバランシェ降伏電圧より周囲のアバ
ランシェ降伏電圧を小さくできる。すると、アバランシ
ェ降伏は先ず基板（２１）周囲部分で発生し、その降伏
電流は、ウェル領域〈２５）を介してソース電極（３２
）に流れる。ウェル領域（２５）はＰ型拡散領域（２４
）と分離形成されているので、前記降伏電流ｉがＭＯＳ
セル内で寄生トランジスタを導通させることが無く、さ
らにウェル領域（２５）にはＮ“型ソース領域（２９）
が存在しないので、ウェル領域（２５）で寄生トランジ
スタ効果が生じることも無い。従って、アバランシェ降
伏を流ｉを積極的にウェル領域（２５）へ流すことによ
って、ＭＯＳセル部の破壊を防止できる。
（へ）実施例
以下に本発明の一実施例を図面を参照しながら詳細に説
明する。第１図と第２図は夫々本発明の縦型ＭＯ３ＦＥ
Ｔを示す断面図と平面図であるゆ共通ドレインとなるシ
リコン半導体基体（２１）は、裏面電極形成用のＮ“型
半導体層（２２）と、Ｎ−型エピタキシヤル層（２３）
との２層構造から成る。
明する。第１図と第２図は夫々本発明の縦型ＭＯ３ＦＥ
Ｔを示す断面図と平面図であるゆ共通ドレインとなるシ
リコン半導体基体（２１）は、裏面電極形成用のＮ“型
半導体層（２２）と、Ｎ−型エピタキシヤル層（２３）
との２層構造から成る。
エピタキシヤル層（２３）の表面には、Ｐ型拡散領域（
２４）が形成され、その周囲を取り囲むようにしてＰ型
のウェル領域（２５）が形成されている。ウェル領域（
２５）の周囲には、これをさらに取り囲むようにＰ型の
ガードリング（２６〉が幾重にも形成される。（２７）
はＮ０型チヤンネルストツパ、（２８）はフィールド電
極である。
２４）が形成され、その周囲を取り囲むようにしてＰ型
のウェル領域（２５）が形成されている。ウェル領域（
２５）の周囲には、これをさらに取り囲むようにＰ型の
ガードリング（２６〉が幾重にも形成される。（２７）
はＮ０型チヤンネルストツパ、（２８）はフィールド電
極である。
Ｐ型拡散領域（２４）の表面には、Ｎゝ型ソース領域（
２９）が形成され、ソース領域（２９）とエピタキシャ
ル層（２３）表面で挾まれたＰ型拡散領域〈２４）の表
面をチャンネル部とする。チャンネル部上には、シリコ
ン酸化膜から成るゲート絶縁膜（３０〉を介してポリシ
リコンのゲート電極（３１）が配置されている。尚、縦
型ＭＯ５ＦＥＴのパターンには、Ｐ型拡散領域（２４）
が点在しゲート電極（３１）が格子状になるメツシュゲ
ート型と、Ｐ型拡散領域（２４〉が格子状になりゲート
電極（３１）が格子部分に点在するマルチゲート型との
２種類があり、第２図はマルチゲート型のパターンを示
している。
２９）が形成され、ソース領域（２９）とエピタキシャ
ル層（２３）表面で挾まれたＰ型拡散領域〈２４）の表
面をチャンネル部とする。チャンネル部上には、シリコ
ン酸化膜から成るゲート絶縁膜（３０〉を介してポリシ
リコンのゲート電極（３１）が配置されている。尚、縦
型ＭＯ５ＦＥＴのパターンには、Ｐ型拡散領域（２４）
が点在しゲート電極（３１）が格子状になるメツシュゲ
ート型と、Ｐ型拡散領域（２４〉が格子状になりゲート
電極（３１）が格子部分に点在するマルチゲート型との
２種類があり、第２図はマルチゲート型のパターンを示
している。
ウェル領域（２５）の表面にはソース領域（２９）も何
も設けない。これで、Ｐ型ウェル領域（２５）はＭＯＳ
セルとして動作できないブローティングの状態となる。
も設けない。これで、Ｐ型ウェル領域（２５）はＭＯＳ
セルとして動作できないブローティングの状態となる。
マルチゲート型の場合、個々に独立したゲート電極（３
１〉は、櫛歯状のアルミ電極によって共通接続され外部
接続用の図示せぬポンディングパッドに接続されている
。Ｐ型拡散領域（２４）の表面には、Ｐ型拡散領域（２
４）とソース領域（２９）の両方にコンタクトするソー
ス電極（３２）が櫛歯状に形成されて図示せぬソースポ
ンディングパッドに接続されている。
１〉は、櫛歯状のアルミ電極によって共通接続され外部
接続用の図示せぬポンディングパッドに接続されている
。Ｐ型拡散領域（２４）の表面には、Ｐ型拡散領域（２
４）とソース領域（２９）の両方にコンタクトするソー
ス電極（３２）が櫛歯状に形成されて図示せぬソースポ
ンディングパッドに接続されている。
高濃度埋込層（３３）は、基体（２１）のＮ”型半導体
層（２２）とＮ−型エピタキシャル層（２３）との境界
部分に設けられ、その境界から上下に一定厚みだけ拡散
形成されている。また、高濃度埋込Ｈ（３３）は、ＭＯ
Ｓセル部分を除き、少くともＰ型ウェル領域（２５）の
底部に位置するように選択的に設けられる。その埋込層
（３３）は、先ずＮ１型半導体層（２２）をウェハとし
、この表面にアンチモン（Ｓｂ）を選択的にデポジット
し、ウェハ上に所望厚みのエピタキシャル層（２３）を
エピタキシャル成長することで得られる。不純物濃度は
エピタキシャル層（２３〉より高いものとする。
層（２２）とＮ−型エピタキシャル層（２３）との境界
部分に設けられ、その境界から上下に一定厚みだけ拡散
形成されている。また、高濃度埋込Ｈ（３３）は、ＭＯ
Ｓセル部分を除き、少くともＰ型ウェル領域（２５）の
底部に位置するように選択的に設けられる。その埋込層
（３３）は、先ずＮ１型半導体層（２２）をウェハとし
、この表面にアンチモン（Ｓｂ）を選択的にデポジット
し、ウェハ上に所望厚みのエピタキシャル層（２３）を
エピタキシャル成長することで得られる。不純物濃度は
エピタキシャル層（２３〉より高いものとする。
高濃度埋込層（３３）が上方向に拡散された結果、Ｐ型
ウェル領域（２５）底部におけるエピタキシャル層（２
３）の実質的な厚みｔ、は、ＭＯＳセル部のＰ型拡散領
域（２４）底部におけるエピタキシャル層（２３）の実
施的な厚みｔ、より小さくなる。従って、ウェル領域（
２５）の底部では空乏層（３４）の伸びが高濃度埋込層
（３３）に阻止されることになる。
ウェル領域（２５）底部におけるエピタキシャル層（２
３）の実質的な厚みｔ、は、ＭＯＳセル部のＰ型拡散領
域（２４）底部におけるエピタキシャル層（２３）の実
施的な厚みｔ、より小さくなる。従って、ウェル領域（
２５）の底部では空乏層（３４）の伸びが高濃度埋込層
（３３）に阻止されることになる。
断る構成の縦型ＭＯＳＦＥＴにおいて、ソース・ドレイ
ン間にリアクトル負荷の逆起電力によって逆方向電圧が
印加された場合、高濃度埋込層（３３）によって空乏層
（３４）の伸びが抑制されるので、素子のアバランシェ
降伏はＭＯＳセル部より先に埋込層〈３３）を設けた部
分で発生し、その降伏電流は、ウェル領域（２５）にソ
ース電極（３２）がコンタクトしているので、ウェル領
域（２５）を介してソース電極（３２）に流れる。ウェ
ル領域〈２５）には寄生トランジスタが存在しないので
、この部分でラッチアップが生じるはずも無く、且つウ
ェル領域（２５）とＰ型拡散領域〈２４）とは分離され
ているの１で、ウェル領域（２５）に流れたアバランシ
ェ電流がＭＯＳ部分でラッチアップさせることも無い。
ン間にリアクトル負荷の逆起電力によって逆方向電圧が
印加された場合、高濃度埋込層（３３）によって空乏層
（３４）の伸びが抑制されるので、素子のアバランシェ
降伏はＭＯＳセル部より先に埋込層〈３３）を設けた部
分で発生し、その降伏電流は、ウェル領域（２５）にソ
ース電極（３２）がコンタクトしているので、ウェル領
域（２５）を介してソース電極（３２）に流れる。ウェ
ル領域〈２５）には寄生トランジスタが存在しないので
、この部分でラッチアップが生じるはずも無く、且つウ
ェル領域（２５）とＰ型拡散領域〈２４）とは分離され
ているの１で、ウェル領域（２５）に流れたアバランシ
ェ電流がＭＯＳ部分でラッチアップさせることも無い。
従って、ＭＯＳセル部分において寄生トランジスタを導
通させることが無いので、素子を破壊から保護できる。
通させることが無いので、素子を破壊から保護できる。
（ト）発明の効果
以上に説明した通り、本発明によれば高濃度埋込層（３
３）を形成することによって、アバランシェ電流を積極
的にウェル領域（２５）に流すので、ＭＯＳセルの寄生
トランジスタを導通させることが無く、従って素子を破
壊から保護することができる利点を有する。
３）を形成することによって、アバランシェ電流を積極
的にウェル領域（２５）に流すので、ＭＯＳセルの寄生
トランジスタを導通させることが無く、従って素子を破
壊から保護することができる利点を有する。
第１図と第２図は夫々本発明を説明するための断面図と
平面図、第３図〜第５図は夫々従来例を説明するための
断面図、回路図、拡大断面図である。
平面図、第３図〜第５図は夫々従来例を説明するための
断面図、回路図、拡大断面図である。
Claims (2)
- （１）一導電型半導体基板の表面に形成したエピタキシ
ャル層と、 前記エピタキシャル層表面のＭＯＳ素子形成用領域に形
成した逆導電型の半導体領域と、 前記半導体領域の表面に形成した一導電型のソース領域
と、 チャンネル部上に絶縁膜を介して配置したゲート電極と
、 前記エピタキシャル層表面のＭＯＳ素子形成用領域を囲
む領域に形成した逆導電型のウェル領域と、 前記ウェル領域の更に外側を囲む逆導電型のガードリン
グ領域と、 前記ウェル領域下部の前記半導体基板表面に設けた前記
エピタキシャル層よりは高不純物濃度の一導電型埋込層
と、 前記ソース領域および前記ウェル領域にコンタクトする
ソース電極とを具備し、 前記半導体基板の表面から前記逆導電型領域底部までの
エピタキシャル層の実質的な厚みより、前記埋込層の表
面から前記ウェル領域底部までのエピタキシャル層の実
質的な厚みを小さくしたことを特徴とする縦型ＭＯＳＦ
ＥＴ。 - （２）前記逆導電型の拡散領域は前記エピタキシャル層
の表面に格子状に設けられその周囲を囲むように前記ウ
ェル領域が前記逆導電型拡散領域とは分離して設けられ
ていることを特徴とする請求項第１項に記載の縦型ＭＯ
ＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295931A JPH0793436B2 (ja) | 1989-11-14 | 1989-11-14 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295931A JPH0793436B2 (ja) | 1989-11-14 | 1989-11-14 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03155678A true JPH03155678A (ja) | 1991-07-03 |
| JPH0793436B2 JPH0793436B2 (ja) | 1995-10-09 |
Family
ID=17826973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295931A Expired - Fee Related JPH0793436B2 (ja) | 1989-11-14 | 1989-11-14 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793436B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096344A (ja) * | 1998-11-11 | 2007-04-12 | Fuji Electric Device Technology Co Ltd | 超接合半導体素子の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149058A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | Ｍｏｓ型トランジスタ |
| JPS6319844A (ja) * | 1986-07-14 | 1988-01-27 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63138779A (ja) * | 1986-11-29 | 1988-06-10 | Nec Kansai Ltd | 半導体素子 |
-
1989
- 1989-11-14 JP JP1295931A patent/JPH0793436B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59149058A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | Ｍｏｓ型トランジスタ |
| JPS6319844A (ja) * | 1986-07-14 | 1988-01-27 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63138779A (ja) * | 1986-11-29 | 1988-06-10 | Nec Kansai Ltd | 半導体素子 |
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|---|---|---|---|---|
| JP2007096344A (ja) * | 1998-11-11 | 2007-04-12 | Fuji Electric Device Technology Co Ltd | 超接合半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793436B2 (ja) | 1995-10-09 |
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