JPH0738180B2 - 拡張アドレス指定回路 - Google Patents
拡張アドレス指定回路Info
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- JPH0738180B2 JPH0738180B2 JP2272508A JP27250890A JPH0738180B2 JP H0738180 B2 JPH0738180 B2 JP H0738180B2 JP 2272508 A JP2272508 A JP 2272508A JP 27250890 A JP27250890 A JP 27250890A JP H0738180 B2 JPH0738180 B2 JP H0738180B2
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- address
- data
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Databases & Information Systems (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 この発明は、コンピュータ、特に、第２アドレス／デー
タ・バスに関連したメモリのセグメントを第１アドレス
／データ・バスからアクセスされるようにする拡張アド
レス指定回路に関するものである。
タ・バスに関連したメモリのセグメントを第１アドレス
／データ・バスからアクセスされるようにする拡張アド
レス指定回路に関するものである。
B.従来の技術とその課題 従来のパーソナル・コンピュータ・システムのI/Oアダ
プタ・カードは、プログラマブル・オプション・セレク
ト（POS）・レジスタと称される複数のレジスタを有し
ている。メイン・プロセッサ・バスにプラグインされる
各アダプタ・カードは、メイン・バス上のカード・セッ
トアップ・ラインに接続され、そのアダプタに対するカ
ード・セットアップ・ラインがアクティブであるとき
に、POSレジスタをアクセスできるだけである。POSレジ
スタの数は、一般に８個に制限されているが、この数を
増大できることが望ましい。さらに、アダプタ・カード
がインテリジェントである場合、すなわち、アダプタ・
カードがそれ自身のプロセッサ，アドレス／データ・バ
ス，関連メモリを有する場合には、アダプタ・カード・
バスに関連するメモリを、POSレジスタを通してアクセ
スできるならば、効果的である。
プタ・カードは、プログラマブル・オプション・セレク
ト（POS）・レジスタと称される複数のレジスタを有し
ている。メイン・プロセッサ・バスにプラグインされる
各アダプタ・カードは、メイン・バス上のカード・セッ
トアップ・ラインに接続され、そのアダプタに対するカ
ード・セットアップ・ラインがアクティブであるとき
に、POSレジスタをアクセスできるだけである。POSレジ
スタの数は、一般に８個に制限されているが、この数を
増大できることが望ましい。さらに、アダプタ・カード
がインテリジェントである場合、すなわち、アダプタ・
カードがそれ自身のプロセッサ，アドレス／データ・バ
ス，関連メモリを有する場合には、アダプタ・カード・
バスに関連するメモリを、POSレジスタを通してアクセ
スできるならば、効果的である。
したがって、以下に説明するこの発明は、拡張アドレス
指定すなわちサブ・アドレス指定を用いて、アダプタ・
カードに関連したメモリの大セグメントをPOSレジスタ
を通してアクセスできるようにする。この発明は、ま
た、この大セグメントが、アダプタ・カード・バスに関
連したアドレス空間内に配置されることを可能にし、メ
モリのこのセグメント内の連続アドレスを容易かつ迅速
にアクセスできるような、オート・インクリメンティン
グを与える。
指定すなわちサブ・アドレス指定を用いて、アダプタ・
カードに関連したメモリの大セグメントをPOSレジスタ
を通してアクセスできるようにする。この発明は、ま
た、この大セグメントが、アダプタ・カード・バスに関
連したアドレス空間内に配置されることを可能にし、メ
モリのこのセグメント内の連続アドレスを容易かつ迅速
にアクセスできるような、オート・インクリメンティン
グを与える。
C.課題を解決するための手段 この発明は、第１および第２のアドレス指定可能なメモ
リ空間をそれぞれ有する第１および第２のアドレス／デ
ータ・バスに対して用いられる拡張アドレス指定回路で
ある。拡張アドレス指定回路は、第１および第２のレジ
スタを有し、第１レジスタは、第1,第2,第３のオーバラ
ップしない範囲内にあるデータの値を格納することがで
きる。第１バス上の第１アドレス信号に応じて、第１バ
スから第２レジスタをアクセスする手段を有している。
この第２レジスタをアクセスする手段は、第１レジスタ
に格納されたデータの第１の所定値に応じてイネーブル
される。この第１の所定値は、第１範囲の値内にある。
第２レジスタがこのようにアクセスされるときに、第２
レジスタと第１バスとの間でデータを転送することがで
きる。また、第２メモリ空間の第１セグメントを選択す
る手段を有している。第１セグメントのベース・アドレ
スは、第２レジスタに格納されたデータに対応してい
る。さらに、第１バス上の第１アドレス信号に応じて、
第２メモリ空間の第１セグメントの選択アドレスをアク
セスする手段を有している。第１セグメント内の選択さ
れたアドレスのアドレスは、第１レジスタに格納された
データに対応している。第１セグメントの選択されたア
ドレスをアクセスする手段は、第２範囲内にある第１レ
ジスタに格納されたデータの値に応じてイネーブルさ
れ、選択されたアドレスがこのようにアクセスされると
きに、選択されたアドレスと第１バスとの間でデータを
転送することができる。
リ空間をそれぞれ有する第１および第２のアドレス／デ
ータ・バスに対して用いられる拡張アドレス指定回路で
ある。拡張アドレス指定回路は、第１および第２のレジ
スタを有し、第１レジスタは、第1,第2,第３のオーバラ
ップしない範囲内にあるデータの値を格納することがで
きる。第１バス上の第１アドレス信号に応じて、第１バ
スから第２レジスタをアクセスする手段を有している。
この第２レジスタをアクセスする手段は、第１レジスタ
に格納されたデータの第１の所定値に応じてイネーブル
される。この第１の所定値は、第１範囲の値内にある。
第２レジスタがこのようにアクセスされるときに、第２
レジスタと第１バスとの間でデータを転送することがで
きる。また、第２メモリ空間の第１セグメントを選択す
る手段を有している。第１セグメントのベース・アドレ
スは、第２レジスタに格納されたデータに対応してい
る。さらに、第１バス上の第１アドレス信号に応じて、
第２メモリ空間の第１セグメントの選択アドレスをアク
セスする手段を有している。第１セグメント内の選択さ
れたアドレスのアドレスは、第１レジスタに格納された
データに対応している。第１セグメントの選択されたア
ドレスをアクセスする手段は、第２範囲内にある第１レ
ジスタに格納されたデータの値に応じてイネーブルさ
れ、選択されたアドレスがこのようにアクセスされると
きに、選択されたアドレスと第１バスとの間でデータを
転送することができる。
他の実施例では、この発明は、拡張アドレス指定機能を
有するアダプタ・カード回路である。アダプタ・カード
回路は、第１メモリ空間を有する第１アドレス／データ
・バスを備えるコンピュータに用いられる。このアダプ
タ・カード回路は、第２メモリ空間を有する第２アドレ
ス／データ・バスを有している。この第２バスにはメモ
リが接続され、このメモリは、第２メモリ空間内でアド
レス指定可能である。第１バスと第２バスとの間にデー
タを転送する手段は、第２バスのデータ・バスに接続さ
れている。第１および第２レジスタを有しており、第１
レジスタは、第1,第2,第３のオーバーラップしない範囲
にあるデータの値を格納することができる。第１バス上
の第１アドレス信号に応じて、第１バスから第２レジス
タをアクセスする手段を有している。第１レジスタに格
納されたデータの第１の所定値に応じて、第２レジスタ
をアクセスする手段がイネーブルされる。第１の所定値
は、第１範囲の値内にある。第２レジスタがこのように
アクセスされたときに、第２レジスタと第１バスとの間
でデータを転送することができる。また、第２メモリの
第１セグメントを選択する手段を有している。第１セグ
メントのベース・アドレスは、第２レジスタに格納され
たデータに対応している。さらに、第１バス上の第１ア
ドレス信号に応じて、第２メモリの第１セグメントの選
択されたアドレスをアクセスする手段を有している。第
１セグメント内の選択されたアドレスのアドレスは、第
１レジスタに格納されたデータに対応している。第２範
囲にある第１レジスタ内に格納されたデータの値に応じ
て、第１セグメントの選択されたアドレスをアクセスす
る手段がイネーブルされ、選択されたアドレスがこのよ
うにアクセスされたときに、選択されたアドレスと第１
バスとの間でデータを転送することができる。
有するアダプタ・カード回路である。アダプタ・カード
回路は、第１メモリ空間を有する第１アドレス／データ
・バスを備えるコンピュータに用いられる。このアダプ
タ・カード回路は、第２メモリ空間を有する第２アドレ
ス／データ・バスを有している。この第２バスにはメモ
リが接続され、このメモリは、第２メモリ空間内でアド
レス指定可能である。第１バスと第２バスとの間にデー
タを転送する手段は、第２バスのデータ・バスに接続さ
れている。第１および第２レジスタを有しており、第１
レジスタは、第1,第2,第３のオーバーラップしない範囲
にあるデータの値を格納することができる。第１バス上
の第１アドレス信号に応じて、第１バスから第２レジス
タをアクセスする手段を有している。第１レジスタに格
納されたデータの第１の所定値に応じて、第２レジスタ
をアクセスする手段がイネーブルされる。第１の所定値
は、第１範囲の値内にある。第２レジスタがこのように
アクセスされたときに、第２レジスタと第１バスとの間
でデータを転送することができる。また、第２メモリの
第１セグメントを選択する手段を有している。第１セグ
メントのベース・アドレスは、第２レジスタに格納され
たデータに対応している。さらに、第１バス上の第１ア
ドレス信号に応じて、第２メモリの第１セグメントの選
択されたアドレスをアクセスする手段を有している。第
１セグメント内の選択されたアドレスのアドレスは、第
１レジスタに格納されたデータに対応している。第２範
囲にある第１レジスタ内に格納されたデータの値に応じ
て、第１セグメントの選択されたアドレスをアクセスす
る手段がイネーブルされ、選択されたアドレスがこのよ
うにアクセスされたときに、選択されたアドレスと第１
バスとの間でデータを転送することができる。
D.実施例 第1A図および第1B図において、第１アドレス／データ・
バス102は、アドレス・バス104およびデータ・バス106
を有している。アドレス・バスは、また、“カード・セ
ットアップ”と呼ばれるライン108を有している。第１
バス102は、アダプタ・カード110を受け入れできるよう
に構成されており、アダプタ・カード110を第１バス102
にプラグインできる。１本のカード・セットアップ・ラ
イン108を図示しているが、実際には第１バスは、第１
バスにプラグインされる各アダプタ・カードに対して別
々のカード・セットアップ・ラインを有している。第１
バス102は、一般的にはパーソナル・コンピュータのメ
イン・バスである。第１メモリ112は、第１バスに接続
されており、第１バスの“メモリ空間"114内でアドレス
指定可能である。このメモリ空間は、第１バスから直接
にアドレス指定できるすべての記憶場所すなわちアドレ
スを有している。アダプタ・カードは、第２アドレス／
データ・バス116を有し、このバスはアドレス・バス118
およびデータ・バス120を有している。第２メモリ122
は、第２バス116に接続され、第２バスのメモリ空間124
内でアドレス指定可能である。バス102,116は、読取り
ラインおよび書込みラインを含む、通常の制御ライン
（図示せず）を有している。
バス102は、アドレス・バス104およびデータ・バス106
を有している。アドレス・バスは、また、“カード・セ
ットアップ”と呼ばれるライン108を有している。第１
バス102は、アダプタ・カード110を受け入れできるよう
に構成されており、アダプタ・カード110を第１バス102
にプラグインできる。１本のカード・セットアップ・ラ
イン108を図示しているが、実際には第１バスは、第１
バスにプラグインされる各アダプタ・カードに対して別
々のカード・セットアップ・ラインを有している。第１
バス102は、一般的にはパーソナル・コンピュータのメ
イン・バスである。第１メモリ112は、第１バスに接続
されており、第１バスの“メモリ空間"114内でアドレス
指定可能である。このメモリ空間は、第１バスから直接
にアドレス指定できるすべての記憶場所すなわちアドレ
スを有している。アダプタ・カードは、第２アドレス／
データ・バス116を有し、このバスはアドレス・バス118
およびデータ・バス120を有している。第２メモリ122
は、第２バス116に接続され、第２バスのメモリ空間124
内でアドレス指定可能である。バス102,116は、読取り
ラインおよび書込みラインを含む、通常の制御ライン
（図示せず）を有している。
２個のレジスタPOS7（126）およびPOS6（128）（POS
は、“Programmable Option Select"の略である）は、
第１バス102のデータ・バス106に接続され、およびそれ
ぞれアドレス・デコーダ130,132を経てアドレス・バス1
04に接続されている。アドレス・デコーダ130,132は、
通常の構成のものであり、カード・セットアップ108が
アクティブのとき、７および６をそれぞれアドレス指定
する。したがって、カード・セットアップ・ライン108
は、アクティブでなければならず、下位３アドレス・ビ
ットは、SEL POS7（“Select POS7）に対しては、ア
クティブになるには７に等しくなければならない。同様
に、カード・セットアップは、アクティブでなければな
らず、下位３アドレス・ビットは、SEL POS7に対して
は、アクティブになるには６に等しくなければならな
い。これらレジスタ126,128のそれぞれがアドレス指定
されると、データ・バス106とレジスタとの間にデータ
を転送することができる。
は、“Programmable Option Select"の略である）は、
第１バス102のデータ・バス106に接続され、およびそれ
ぞれアドレス・デコーダ130,132を経てアドレス・バス1
04に接続されている。アドレス・デコーダ130,132は、
通常の構成のものであり、カード・セットアップ108が
アクティブのとき、７および６をそれぞれアドレス指定
する。したがって、カード・セットアップ・ライン108
は、アクティブでなければならず、下位３アドレス・ビ
ットは、SEL POS7（“Select POS7）に対しては、ア
クティブになるには７に等しくなければならない。同様
に、カード・セットアップは、アクティブでなければな
らず、下位３アドレス・ビットは、SEL POS7に対して
は、アクティブになるには６に等しくなければならな
い。これらレジスタ126,128のそれぞれがアドレス指定
されると、データ・バス106とレジスタとの間にデータ
を転送することができる。
POS7およびPOS6は、第１バスからそれぞれアクセスでき
るが、他方では１個の16ビット・レジスタ（以下、POS7
/6と称する）として機能する。さらに、POS7/6に格納さ
れたデータは、４ビット16進数、例えばFFF6として表さ
れる。16進数で“X"は、“don't care"状態を示してい
る。POS7/6は、オート・インクリメンティング機能を有
している。POS6の“I"入力にパルスが入力されると、レ
ジスタはインクリメントされる。POS7の“I"入力にパル
スが入力されると、POS6の“キャリーアウト”すなわち
“CO"がアクティブになり、これによりPOS7の“キャリ
ーイン”すなわち“CI"をアクティブにし、POS7もイン
クリメントされる。POS7およびPOS6については、第２図
を参照して後に詳細に説明する。
るが、他方では１個の16ビット・レジスタ（以下、POS7
/6と称する）として機能する。さらに、POS7/6に格納さ
れたデータは、４ビット16進数、例えばFFF6として表さ
れる。16進数で“X"は、“don't care"状態を示してい
る。POS7/6は、オート・インクリメンティング機能を有
している。POS6の“I"入力にパルスが入力されると、レ
ジスタはインクリメントされる。POS7の“I"入力にパル
スが入力されると、POS6の“キャリーアウト”すなわち
“CO"がアクティブになり、これによりPOS7の“キャリ
ーイン”すなわち“CI"をアクティブにし、POS7もイン
クリメントされる。POS7およびPOS6については、第２図
を参照して後に詳細に説明する。
POS7/6に格納されたデータは、オーバラップしない３つ
の範囲に分割される。特に、FFFOからFFFFまでの第１範
囲と、0001からFFEFまでの第２範囲と、0000から0000ま
での第３範囲（すなわち、第３範囲はゼロのみを含む）
とに分割される。アドレス・デコーダ134は、POS7/6に
格納されている５つの特定の値すなわち以下の範囲の値
をデコードする。特に、オールゼロ（0000すなわち第３
範囲の値）、その反転であるノット・オールゼロ、FFF
5、FFF6、ノットFFFX（すなわち、第１範囲の値ではな
い）をデコードする。アドレス・デコーダ134は、通常
の構成である。
の範囲に分割される。特に、FFFOからFFFFまでの第１範
囲と、0001からFFEFまでの第２範囲と、0000から0000ま
での第３範囲（すなわち、第３範囲はゼロのみを含む）
とに分割される。アドレス・デコーダ134は、POS7/6に
格納されている５つの特定の値すなわち以下の範囲の値
をデコードする。特に、オールゼロ（0000すなわち第３
範囲の値）、その反転であるノット・オールゼロ、FFF
5、FFF6、ノットFFFX（すなわち、第１範囲の値ではな
い）をデコードする。アドレス・デコーダ134は、通常
の構成である。
レジスタPOS4（136）およびPOS3（138）は、第１バス10
2のデータ・バス106に接続される通常の８ビット・デー
タ・レジスタである。POS4は、アドレス・デコーダ140
およびANDゲート142を経てアドレス・バス104に接続さ
れ、POS3は、アドレス・デコーダ144およびANDゲート14
6を経てアドレス・バス104に接続されている。アドレス
・バス104の下位３アドレス・ビットが４に等しく、カ
ード・セットアップ108がアクティブのときに、SEL PO
S4がアクティブになる。同様に、下位３アドレス・ビッ
トが３に等しく、カード・セットアップがアクティブの
きに、SEL POS3がアクティブになる。しかし、選択さ
れるPOS4およびPOS3に対しては、POS7/6に格納されてい
るデータが第３範囲、すなわち0000内になければならな
いという付加的な制限がある。したがって、レジスタが
アドレス・バス104から正しくアドレス指定され、POS7/
6が0000を格納している場合にのみ、POS4またはPOS3と
データ・バス106との間でデータを転送することができ
る。
2のデータ・バス106に接続される通常の８ビット・デー
タ・レジスタである。POS4は、アドレス・デコーダ140
およびANDゲート142を経てアドレス・バス104に接続さ
れ、POS3は、アドレス・デコーダ144およびANDゲート14
6を経てアドレス・バス104に接続されている。アドレス
・バス104の下位３アドレス・ビットが４に等しく、カ
ード・セットアップ108がアクティブのときに、SEL PO
S4がアクティブになる。同様に、下位３アドレス・ビッ
トが３に等しく、カード・セットアップがアクティブの
きに、SEL POS3がアクティブになる。しかし、選択さ
れるPOS4およびPOS3に対しては、POS7/6に格納されてい
るデータが第３範囲、すなわち0000内になければならな
いという付加的な制限がある。したがって、レジスタが
アドレス・バス104から正しくアドレス指定され、POS7/
6が0000を格納している場合にのみ、POS4またはPOS3と
データ・バス106との間でデータを転送することができ
る。
セグメント・レジスタSEG REG4およびSEG REG3は、８
本のデータ出力ライン“DO"がレジスタのラッチ出力に
直接に接続されており、したがってこれらラインは連続
してイネーブルされるということ以外は、通常の構成で
ある。通常の入力／出力ライン“I/O"が、“SEL I/O"
（Select Input/Output）ラインを経て、イネーブルお
よびディスエーブルされる。したがってSEL I/Oがアク
ティブの場合のみ、データを“I/O"ポートへ入出力でき
る。ANDゲート152の出力は、SEG REG4のSEL I/O入力
に接続されており、その入力はアドレス・デコーダ134
のFFF6出力およびアドレス・デコーダ140のSEL POS4出
力に接続されているので、POS4がアドレス指定されて、
POS7/6に格納されているデータの値がFFF6である場合の
み、SEG REG4のI/Oポートがイネーブルされる。したが
って、POS4がアドレス指定されて、POS7/6に格納されて
いるデータがFFF6である場合のみ、SEG REG4をアクセ
スする（書込みあるいは読取り）ことができる。同様
に、ANDゲート154の入力は、デコーダ134のFFF5出力お
よびSEL POS4ラインに接続されているので、POS4がア
ドレス指定され、POS7/6に格納されているデータがFFF5
に等しい場合のみ、SEG REG3をアクセスすることがで
きる。このように、セグメント・レジスタSEG REG4お
よびSEG REG3は、POS4をアドレス指定することによっ
てアクセスされる（すなわち、SEG REG3は、POS3をア
ドレス指定してもアクセスされない）。
本のデータ出力ライン“DO"がレジスタのラッチ出力に
直接に接続されており、したがってこれらラインは連続
してイネーブルされるということ以外は、通常の構成で
ある。通常の入力／出力ライン“I/O"が、“SEL I/O"
（Select Input/Output）ラインを経て、イネーブルお
よびディスエーブルされる。したがってSEL I/Oがアク
ティブの場合のみ、データを“I/O"ポートへ入出力でき
る。ANDゲート152の出力は、SEG REG4のSEL I/O入力
に接続されており、その入力はアドレス・デコーダ134
のFFF6出力およびアドレス・デコーダ140のSEL POS4出
力に接続されているので、POS4がアドレス指定されて、
POS7/6に格納されているデータの値がFFF6である場合の
み、SEG REG4のI/Oポートがイネーブルされる。したが
って、POS4がアドレス指定されて、POS7/6に格納されて
いるデータがFFF6である場合のみ、SEG REG4をアクセ
スする（書込みあるいは読取り）ことができる。同様
に、ANDゲート154の入力は、デコーダ134のFFF5出力お
よびSEL POS4ラインに接続されているので、POS4がア
ドレス指定され、POS7/6に格納されているデータがFFF5
に等しい場合のみ、SEG REG3をアクセスすることがで
きる。このように、セグメント・レジスタSEG REG4お
よびSEG REG3は、POS4をアドレス指定することによっ
てアクセスされる（すなわち、SEG REG3は、POS3をア
ドレス指定してもアクセスされない）。
SEG REG4の８本のデータ出力（DO）ラインは、８個のA
NDゲート156および８個のORゲート160を経て、第２バス
116の上位８アドレス・ラインに接続されている（ゲー
トの中に書かれた“8"は、各ラインに対し１回のゲート
動作が８回繰り返されることを示している）。ANDゲー
ト156の他の３入力は、アドレス・デコーダ134のノット
FFFXおよびノット・オールゼロ出力、およびSEL POS4
に接続されているので、POS4がアドレス指定され、POS7
/6に格納されているデータの値が第２範囲（0000〜FFE
F）にあるときのみに、SEG REG4の８本のライン出力ラ
インは、第２バス116の８本の上位アドレス・ラインに
ゲートされる。SEG REG4の出力での８本のラインは、
メモリ空間124の第１の64kBセグメントを選択するのに
用いられる。
NDゲート156および８個のORゲート160を経て、第２バス
116の上位８アドレス・ラインに接続されている（ゲー
トの中に書かれた“8"は、各ラインに対し１回のゲート
動作が８回繰り返されることを示している）。ANDゲー
ト156の他の３入力は、アドレス・デコーダ134のノット
FFFXおよびノット・オールゼロ出力、およびSEL POS4
に接続されているので、POS4がアドレス指定され、POS7
/6に格納されているデータの値が第２範囲（0000〜FFE
F）にあるときのみに、SEG REG4の８本のライン出力ラ
インは、第２バス116の８本の上位アドレス・ラインに
ゲートされる。SEG REG4の出力での８本のラインは、
メモリ空間124の第１の64kBセグメントを選択するのに
用いられる。
同様に、ANDゲート158の入力のうちの２つは、アドレス
・デコーダ134のノット・オールゼロ出力と、SEL POS3
ラインとに接続されている。したがって、第２メモリ空
間124の第２の64kBセグメントを選択するのにSEG REG3
が用いられるように、POS3がアドレス指定され、POS7/6
に格納されているデータの値が第１または第２範囲にあ
るときに、SEG REG3の８本の出力ラインが、第２バス1
16の８本の上位アドレス・ラインにゲートされる。
・デコーダ134のノット・オールゼロ出力と、SEL POS3
ラインとに接続されている。したがって、第２メモリ空
間124の第２の64kBセグメントを選択するのにSEG REG3
が用いられるように、POS3がアドレス指定され、POS7/6
に格納されているデータの値が第１または第２範囲にあ
るときに、SEG REG3の８本の出力ラインが、第２バス1
16の８本の上位アドレス・ラインにゲートされる。
POS7の８個の出力およびPOS6の８個の出力が、ANDゲー
ト162,164を経て、第２バス116の８本の中位アドレス・
ラインおよび８本の下位アドレス・ラインにそれぞれ接
続されている。ANDゲート162,164の第２入力は、ANDゲ
ート166,168およびORゲート170を経て、アドレス・デコ
ーダ134,140,144に接続されている。したがって、POS4
がアドレス指定され、POS7/6に格納されているデータの
値が第２範囲（0001〜FFEF）にあるか、あるいは、POS3
がアドレス指定され、POS7/6に格納されているデータの
値が第１または第２範囲（0001〜FFFF）にあるときに、
POS7/6の16個の出力は、第２バス116の16本の下位アド
レス・ラインにゲートされる。
ト162,164を経て、第２バス116の８本の中位アドレス・
ラインおよび８本の下位アドレス・ラインにそれぞれ接
続されている。ANDゲート162,164の第２入力は、ANDゲ
ート166,168およびORゲート170を経て、アドレス・デコ
ーダ134,140,144に接続されている。したがって、POS4
がアドレス指定され、POS7/6に格納されているデータの
値が第２範囲（0001〜FFEF）にあるか、あるいは、POS3
がアドレス指定され、POS7/6に格納されているデータの
値が第１または第２範囲（0001〜FFFF）にあるときに、
POS7/6の16個の出力は、第２バス116の16本の下位アド
レス・ラインにゲートされる。
したがって、第２メモリ空間の選択されたセグメント内
の記憶場所は、適切な値をPOS7/6にロードし、POS4また
はPOS3をアドレス指定することによって、第１バスから
間接的にアクセスすることができる。第２メモリ空間内
の記憶場所がこのようにアクセスされると、第２バス11
6に接続された（データ・バス120を介して）メモリ122
と、第１バス102のデータ・バス106との間で、８個のAN
Dゲート172および８個のANDゲート174を経てデータが転
送される。読取りおよび書込みと付されたラインは、第
１バスからの図示しない読取りおよび書込み制御ライン
である。
の記憶場所は、適切な値をPOS7/6にロードし、POS4また
はPOS3をアドレス指定することによって、第１バスから
間接的にアクセスすることができる。第２メモリ空間内
の記憶場所がこのようにアクセスされると、第２バス11
6に接続された（データ・バス120を介して）メモリ122
と、第１バス102のデータ・バス106との間で、８個のAN
Dゲート172および８個のANDゲート174を経てデータが転
送される。読取りおよび書込みと付されたラインは、第
１バスからの図示しない読取りおよび書込み制御ライン
である。
要約すると、セグメント・レジスタ（SEG REG4およびS
EG REG3）は、第２メモリ空間124の２つの64kBのセグ
メントを選択するために用いられる。FFF6をPOS7/6に格
納し、続いてPOS4をアドレス指定することによって、第
１セグメントのベース・アドレスは、SEG REG4にロー
ドされる。同様に、FFF5をPOS7/6に格納し、続いてPOS4
をアドレス指定することによって、第２セグメントのベ
ース・アドレスは、SEG REG3にロードされる。
EG REG3）は、第２メモリ空間124の２つの64kBのセグ
メントを選択するために用いられる。FFF6をPOS7/6に格
納し、続いてPOS4をアドレス指定することによって、第
１セグメントのベース・アドレスは、SEG REG4にロー
ドされる。同様に、FFF5をPOS7/6に格納し、続いてPOS4
をアドレス指定することによって、第２セグメントのベ
ース・アドレスは、SEG REG3にロードされる。
次に、メモリ122の第１セグメント内の特定の記憶場所
を、第１セグメント内の所望の記憶場所のアドレス（こ
のアドレスは範囲0001〜FFEFになければならない）をPO
S7/6にロードすることによってアドレス指定し、選択さ
れた記憶場所を、POS4をアドレス指定することによって
アクセスする。同様に、メモリ122の第２セグメント内
の特定の記憶場所を、所望の記憶場所のアドレス（この
アドレスは第１または第２範囲になければならない。す
なわち、アドレスはゼロにはなり得ない。）をPOS7/6に
ロードし、続いてPOS3をアドレス指定する。第２メモリ
空間のセグメント内の記憶場所の各アクセス後に、選択
されたセグメント内の次の記憶場所を指示するように、
POS7/6がインクリメントされる。
を、第１セグメント内の所望の記憶場所のアドレス（こ
のアドレスは範囲0001〜FFEFになければならない）をPO
S7/6にロードすることによってアドレス指定し、選択さ
れた記憶場所を、POS4をアドレス指定することによって
アクセスする。同様に、メモリ122の第２セグメント内
の特定の記憶場所を、所望の記憶場所のアドレス（この
アドレスは第１または第２範囲になければならない。す
なわち、アドレスはゼロにはなり得ない。）をPOS7/6に
ロードし、続いてPOS3をアドレス指定する。第２メモリ
空間のセグメント内の記憶場所の各アクセス後に、選択
されたセグメント内の次の記憶場所を指示するように、
POS7/6がインクリメントされる。
POS4およびPOS3をアクセスするためには、POS7/6に0000
をロードし、POS4およびPOS3を、第１バスからアドレス
指定する。
をロードし、POS4およびPOS3を、第１バスからアドレス
指定する。
第２図は、POS7およびPOS8の詳細な構成を示す。第２図
によれば、POS7は２個の８ビット・データ・ラッチ202,
204を有している。ラッチ202は、第１バスからのレジス
タ・ロード・クロック信号によりクロックされる。すな
わち、第２メモリ空間124のセグメントのうちの１つが
第１バスからアクセスされるときにクロックされる。PO
S7がアドレス指定されると、第１データ・バス106から
のデータが、ANDゲート206およびORゲート208を経てラ
ッチ202へロードされる。同様に、POS4またはPOS3がア
ドレス指定されると、加算器210の出力データは、ゲー
ト212を経てラッチ202にロードされる。POS7/6のデータ
の値はノン・ゼロであり、オート・インクリメント・イ
ネーブル（“AUTO INC EN"）は、ANDゲート214および
ORゲート216で決定されて、イネーブルされる。オート
・インクリメント・イネーブルは、簡単には、他のレジ
スタ（POS5、これは図示されていない）のビットであ
る。この他のレジスタは、第１バス102からはセットす
なわちクリアできず、オート・インクリメント機能をタ
ーン・オンおよびターン・オフするのに用いられる。加
算器210の一方の入力は、ラッチ204の出力から到来し、
他方の入力は、POS6の“キャリー出力”からの“キャリ
ー入力”である。したがって、POS6がFFを含むときの
み、POS7がインクリメントされる。POS6は、加算器218
への“キャリー入力”が論理１にセットされることを除
いて、POS7と同様に構成される。したがって、オート・
インクリメントがアクティブであるとすると、第２メモ
リ空間のセグメントの１つがアクセスされるときに、PO
S6がインクリメントされる。
によれば、POS7は２個の８ビット・データ・ラッチ202,
204を有している。ラッチ202は、第１バスからのレジス
タ・ロード・クロック信号によりクロックされる。すな
わち、第２メモリ空間124のセグメントのうちの１つが
第１バスからアクセスされるときにクロックされる。PO
S7がアドレス指定されると、第１データ・バス106から
のデータが、ANDゲート206およびORゲート208を経てラ
ッチ202へロードされる。同様に、POS4またはPOS3がア
ドレス指定されると、加算器210の出力データは、ゲー
ト212を経てラッチ202にロードされる。POS7/6のデータ
の値はノン・ゼロであり、オート・インクリメント・イ
ネーブル（“AUTO INC EN"）は、ANDゲート214および
ORゲート216で決定されて、イネーブルされる。オート
・インクリメント・イネーブルは、簡単には、他のレジ
スタ（POS5、これは図示されていない）のビットであ
る。この他のレジスタは、第１バス102からはセットす
なわちクリアできず、オート・インクリメント機能をタ
ーン・オンおよびターン・オフするのに用いられる。加
算器210の一方の入力は、ラッチ204の出力から到来し、
他方の入力は、POS6の“キャリー出力”からの“キャリ
ー入力”である。したがって、POS6がFFを含むときの
み、POS7がインクリメントされる。POS6は、加算器218
への“キャリー入力”が論理１にセットされることを除
いて、POS7と同様に構成される。したがって、オート・
インクリメントがアクティブであるとすると、第２メモ
リ空間のセグメントの１つがアクセスされるときに、PO
S6がインクリメントされる。
E.発明の効果 本発明によれば、アダプタ・カードに関連したメモリの
セグメントを容易にアクセスすることができる。
セグメントを容易にアクセスすることができる。
第1A図および第1B図は、本発明を示す回路図、 第２図は、第1A図のPOS7およびPOS6レジスタの回路図で
ある。 102……第１バス 110……アダプタ・カード 112,122……メモリ 114,124……メモリ空間 116……第２バス 126,128,136,138、148,150……レジスタ 134……アドレス・デコーダ
ある。 102……第１バス 110……アダプタ・カード 112,122……メモリ 114,124……メモリ空間 116……第２バス 126,128,136,138、148,150……レジスタ 134……アドレス・デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セラフィン・ジョセ・エレザール・ガルシ ア・ジュニア アメリカ合衆国 フロリダ州 ボイントン ビーチ バトンウッド レーン 304 (72)発明者 ラファエル・アルバレズ アメリカ合衆国 フロリダ州 ボカ レイ トン マリーナ サークル 5078 (72)発明者 ディーン・アラン・カルマン アメリカ合衆国 フロリダ州 ランタナ コプレイ コート 1402 (72)発明者 ロバート・ディーン・ヨーダー アメリカ合衆国 フロリダ州 デルレイ ビーチ ジョグ レーン 5189 (56)参考文献 特開 昭58−24954（ＪＰ，Ａ) 特開 昭60−95667（ＪＰ，Ａ) 特開 昭57−211656（ＪＰ，Ａ)
Claims (14)
- 【請求項１】第１および第２のアドレス指定可能なメモ
リ空間をそれぞれ有する第１および第２のアドレス／デ
ータ・バスに対して用いる拡張アドレス指定回路におい
て、 第１および第２レジスタを有し、第１のレジスタは、第
1,第2,第３のオーバーラップしない範囲にあるデータの
値を格納することができ、 前記第１バス上の第１アドレス信号に応じて、前記第１
バスから前記第２レジスタをアクセスする手段を有し、
この手段は、前記第１レジスタに格納されたデータであ
って、前記第１範囲内にある第１の所定値に応じてイネ
ーブルされ、これにより、第２レジスタがアクセスされ
たときに、前記第２レジスタと前記第１バスとの間でデ
ータを転送することができ、 前記第２メモリ空間の第１セグメントを選択する手段を
有し、前記第１セグメントのベース・アドレスは前記第
２レジスタに格納されたデータに対応し、 前記第１バス上の前記第１アドレスに応じて、前記第２
メモリ空間の前記第１セグメントの選択されたアドレス
をアクセスする手段を有し、前記第１セグメント内の前
記選択されたアドレスのアドレスは、前記第１レジスタ
に格納されたデータに対応し、この手段は、前記第２範
囲内にある前記第１レジスタに格納されたデータの値に
応じてイネーブルされ、これにより、前記選択されたア
ドレスがアクセスされたときに、前記選択されたアドレ
スと前記第１バスとの間でデータを転送することができ
る、 ことを特徴とする拡張アドレス指定回路。 - 【請求項２】請求項１記載の拡張アドレス指定回路にお
いて、 第３レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第３レジスタをアクセスする手段とを
有し、この手段は、前記第１レジスタに格納されたデー
タの値であって、前記第１範囲内にある第２の所定値に
応じてイネーブルされ、これにより、前記第３レジスタ
がアクセスされたときに、前記第３レジスタと前記第１
バスとの間でデータ転送を行うことができ、 前記第２メモリ空間の第２セグメントを選択する手段を
有し、前記第２セグメントのベース・アドレスが前記第
３レジスタに格納されたデータに対応する、 ことを特徴とする拡張アドレス指定回路。 - 【請求項３】請求項２記載の拡張アドレス指定回路にお
いて、 前記第１バス上の第２アドレス信号に応じて、前記第２
メモリ空間の前記第２セグメントの選択されたアドレス
をアクセスする手段を有し、前記第２セグメント内の前
記選択されたアドレスのアドレスは、前記第１レジスタ
に格納されたデータに対応し、この手段は、前記第１ま
たは第２範囲内にある前記第１レジスタに格納されたデ
ータの値に応じてイネーブルされ、これにより、前記選
択されたアドレスがアクセスされたときに、前記選択さ
れたアドレスと前記第１バスとの間でデータを転送する
ことができる、 ことを特徴とする拡張アドレス指定回路。 - 【請求項４】請求項1,2または３記載の拡張アドレス指
定回路において、 前記第２メモリ空間のアドレスがアクセスされた後に、
前記第１レジスタをオート・インクリメントする手段を
有することを特徴とする拡張アドレス指定回路。 - 【請求項５】請求項３または４記載の拡張アドレス指定
回路において、 第４および第５レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第４レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の値であって、前記第３範囲内にある第３の所定値に応
じてイネーブルされ、これにより、前記第４レジスタが
アクセスされたときに、前記第４レジスタと前記第１バ
スとの間でデータを転送することができ、 前記第１バス上の前記第２アドレス信号に応じて、前記
第１バスから前記第５レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の前記第３の所定値に応じてイネーブルされ、これによ
り、前記第５レジスタがアクセスされたときに、前記第
５レジスタと前記第１バスとの間でデータを転送するこ
とができる、 ことを特徴とする拡張アドレス指定回路。 - 【請求項６】請求項２または４記載の拡張アドレス指定
回路において、 第４レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第４レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の値であって、前記第３範囲内にある第３の所定値に応
じてイネーブルされ、これにより、前記第４レジスタが
アクセスされたときに、前記第４レジスタと前記第１バ
スとの間でデータを転送することができる、 ことを特徴とする拡張アドレス指定回路。 - 【請求項７】請求項１または４記載の拡張アドレス指定
回路において、 第３レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第３レジスタをアクセスする手段とを
有し、この手段は、前記第１レジスタに格納されたデー
タの値であって、前記第１範囲内にある第２の所定値に
応じてイネーブルされ、これにより、前記第３レジスタ
がアクセスされたときに、前記第３レジスタと前記第１
バスとの間でデータ転送を行うことができる、 ことを特徴とする拡張アドレス指定回路。 - 【請求項８】第１メモリ空間を有する第１アドレス／デ
ータ・バスを備えるコンピュータに用いられ、拡張アド
レス指定機能を有するアダプタ・カードにおいて、 第２メモリ空間を有する第２アドレス／データ・バス
と、 前記第２バスに接続され、前記第２メモリ空間内でアド
レス指定可能なメモリと、 前記第２バスのデータ・バスに接続され、前記第１バス
と第２バスとの間でデータ転送を行う手段と、 第１および第２レジスタとを有し、第１のレジスタは、
第1,第2,第３のオーバーラップしない範囲にあるデータ
の値を格納することができ、 前記第１バス上の第１アドレス信号に応じて、前記第１
バスから前記第２レジスタをアクセスする手段を有し、
この手段は、前記第１レジスタに格納されたデータであ
って、前記第１範囲内にある第１の所定値に応じてイネ
ーブルされ、これにより、第２レジスタがアクセスされ
たときに、前記第２レジスタと前記第１バスとの間でデ
ータを転送することができ、 前記メモリの第１セグメントを選択する手段を有し、前
記第１セグメントのベース・アドレスは前記第２レジス
タに格納されたデータに対応し、 前記第１バス上の前記第１アドレスに応じて、前記メモ
リの前記第１セグメントの選択されたアドレスをアクセ
スする手段を有し、前記第１セグメント内の前記選択さ
れたアドレスのアドレスは、前記第１レジスタに格納さ
れたデータに対応し、この手段は、前記第２範囲内にあ
る前記第１レジスタに格納されたデータの値に応じてイ
ネーブルされ、これにより、前記選択されたアドレスが
アクセスされたときに、前記選択されたアドレスと前記
第１バスとの間でデータを転送することができる、 ことを特徴とするアダプタ・カード。 - 【請求項９】請求項８記載のアダプタ・カードにおい
て、 第３レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第３レジスタをアクセスする手段とを
有し、この手段は、前記第１レジスタに格納されたデー
タの値であって、前記第１範囲内にある第２の所定値に
応じてイネーブルされ、これにより、前記第３レジスタ
がアクセスされたときに、前記第３レジスタと前記第１
バスとの間でデータ転送を行うことができ、 前記メモリの第２セグメントを選択する手段を有し、前
記第２セグメントのベース・アドレスが前記第３レジス
タに格納されたデータに対応する、ことを特徴とするア
ダプタ・カード。 - 【請求項１０】請求項９記載のアダプタ・カードにおい
て、 前記第１バス上の第２アドレス信号に応じて、前記メモ
リの前記第２セグメントの選択されたアドレスをアクセ
スする手段を有し、前記第２セグメント内の前記選択さ
れたアドレスのアドレスは、前記第１レジスタに格納さ
れたデータに対応し、この手段は、前記第１または第２
範囲内にある前記第１レジスタに格納されたデータの値
に応じてイネーブルされ、これにより、前記選択された
アドレスがアクセスされるときに、前記選択されたアド
レスと前記第１バスとの間でデータを転送できる、 ことを特徴とするアダプタ・カード。 - 【請求項１１】請求項8,9または10記載のアダプタ・カ
ードにおいて、 前記メモリのアドレスがアクセスされた後に、前記第１
レジスタをオート・インクリメントする手段を有するこ
とを特徴とするアダプタ・カード。 - 【請求項１２】請求項10または11記載のアダプタ・カー
ドにおいて、 第４および第５レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第４レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の値であって、前記第３範囲内にある第３の所定値に応
じてイネーブルされ、これにより、前記第４レジスタが
アクセスされたときに、前記第４レジスタと前記第１バ
スとの間でデータを転送することができ、 前記第１バス上の前記第２アドレス信号に応じて、前記
第１バスから前記第５レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の前記第３の所定値に応じてイネーブルされ、これによ
り、前記５レジスタがアクセスされたときに、前記第５
レジスタと前記第１バスとの間でデータを転送すること
ができる、 ことを特徴とするアダプタ・カード。 - 【請求項１３】請求項９または11記載のアダプタ・カー
ドにおいて、 第４レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第４レジスタをアクセスする手段を有
し、この手段は、前記第１レジスタに格納されたデータ
の値であって、前記第３範囲内にある第３の所定値に応
じてイネーブルされ、これにより、前記第４レジスタが
アクセスされたときに、前記第４レジスタと前記第１バ
スとの間でデータを転送することができる、 ことを特徴とするアダプタ・カード。 - 【請求項１４】請求項８または11記載のアダプタ・カー
ドにおいて、 第３レジスタと、 前記第１バス上の前記第１アドレス信号に応じて、前記
第１バスから前記第３レジスタをアクセスする手段とを
有し、この手段は、前記第１レジスタに格納されたデー
タの値であって、前記第１範囲内にある第２の所定値に
応じてイネーブルされ、これにより、前記第３レジスタ
がアクセスされたときに、前記第３レジスタと前記第１
バスとの間でデータ転送を行うことができる、 ことを特徴とするアダプタ・カード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43464789A | 1989-11-13 | 1989-11-13 | |
| US434,647 | 1989-11-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160543A JPH03160543A (ja) | 1991-07-10 |
| JPH0738180B2 true JPH0738180B2 (ja) | 1995-04-26 |
Family
ID=23725068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272508A Expired - Lifetime JPH0738180B2 (ja) | 1989-11-13 | 1990-10-12 | 拡張アドレス指定回路 |
Country Status (11)
| Country | Link |
|---|---|
| EP (1) | EP0428329B1 (ja) |
| JP (1) | JPH0738180B2 (ja) |
| KR (1) | KR930007046B1 (ja) |
| CN (1) | CN1018487B (ja) |
| AU (1) | AU635569B2 (ja) |
| BR (1) | BR9005633A (ja) |
| CA (1) | CA2026768C (ja) |
| DE (1) | DE69025268T2 (ja) |
| HK (1) | HK71796A (ja) |
| MY (1) | MY107722A (ja) |
| SG (1) | SG44428A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178478B1 (en) * | 1998-12-11 | 2001-01-23 | Vlsi Technology, Inc. | Smart target mechanism for eliminating dual address cycles in a peripheral component interconnect environment |
| US7822105B2 (en) * | 2003-09-02 | 2010-10-26 | Sirf Technology, Inc. | Cross-correlation removal of carrier wave jamming signals |
| KR20070012308A (ko) | 2003-09-02 | 2007-01-25 | 서프 테크놀러지, 인코포레이티드 | 위성 위치 신호를 위한 신호 처리 시스템 |
| KR102471500B1 (ko) * | 2018-03-12 | 2022-11-28 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 테스트 시스템 |
| CN110046105B (zh) * | 2019-04-26 | 2021-10-22 | 中国科学院微电子研究所 | 一种3D NAND Flash |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105763A (en) * | 1979-02-05 | 1980-08-13 | Fanuc Ltd | Address instruction system |
| US4346441A (en) * | 1980-04-29 | 1982-08-24 | Honeywell Information Systems Inc. | Random access memory system for extending the memory addressing capacity of a CPU |
| JPS57211656A (en) * | 1981-06-24 | 1982-12-25 | Fujitsu Ltd | Memory device |
| JPS5824954A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | アドレス制御方式 |
| GB2112186B (en) * | 1981-12-22 | 1985-09-11 | Intersil Inc | Improved distributed processing system |
| JPS6095667A (ja) * | 1983-10-29 | 1985-05-29 | Shinko Electric Co Ltd | 外部アドレス空間高速アクセス方式 |
| JP2609220B2 (ja) * | 1985-03-15 | 1997-05-14 | ソニー株式会社 | マルチ・プロセツサ・システム |
| CA1330596C (en) * | 1986-11-19 | 1994-07-05 | Yoshiaki Nakanishi | Memory cartridge and data processing apparatus |
-
1990
- 1990-10-02 CA CA002026768A patent/CA2026768C/en not_active Expired - Fee Related
- 1990-10-12 JP JP2272508A patent/JPH0738180B2/ja not_active Expired - Lifetime
- 1990-10-15 AU AU64557/90A patent/AU635569B2/en not_active Ceased
- 1990-10-30 MY MYPI90001896A patent/MY107722A/en unknown
- 1990-11-07 BR BR909005633A patent/BR9005633A/pt not_active Application Discontinuation
- 1990-11-08 EP EP90312208A patent/EP0428329B1/en not_active Expired - Lifetime
- 1990-11-08 SG SG1996000353A patent/SG44428A1/en unknown
- 1990-11-08 DE DE69025268T patent/DE69025268T2/de not_active Expired - Fee Related
- 1990-11-09 KR KR1019900018083A patent/KR930007046B1/ko not_active Expired - Fee Related
- 1990-11-09 CN CN90109031A patent/CN1018487B/zh not_active Expired
-
1996
- 1996-04-25 HK HK71796A patent/HK71796A/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| MY107722A (en) | 1996-05-30 |
| CN1052003A (zh) | 1991-06-05 |
| CA2026768A1 (en) | 1991-05-14 |
| AU635569B2 (en) | 1993-03-25 |
| HK71796A (en) | 1996-05-03 |
| AU6455790A (en) | 1991-05-16 |
| DE69025268D1 (de) | 1996-03-21 |
| SG44428A1 (en) | 1997-12-19 |
| BR9005633A (pt) | 1991-09-17 |
| EP0428329B1 (en) | 1996-02-07 |
| CN1018487B (zh) | 1992-09-30 |
| EP0428329A2 (en) | 1991-05-22 |
| JPH03160543A (ja) | 1991-07-10 |
| EP0428329A3 (en) | 1991-10-16 |
| KR910010340A (ko) | 1991-06-29 |
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