JPS6231153A - Ｍｉｓ型半導体集積回路の製造方法 - Google Patents
Ｍｉｓ型半導体集積回路の製造方法Info
- Publication number
- JPS6231153A JPS6231153A JP60171517A JP17151785A JPS6231153A JP S6231153 A JPS6231153 A JP S6231153A JP 60171517 A JP60171517 A JP 60171517A JP 17151785 A JP17151785 A JP 17151785A JP S6231153 A JPS6231153 A JP S6231153A
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- JP
- Japan
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- groove
- film
- integrated circuit
- epitaxial layer
- forming
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密度でラフテアツブの生じ難いコンプリメン
タＩＪ −Ｍ Ｉ Ｓ型半導体集積回路の製造方法に関
する。 ゛ 従来の技術 従来、高密度でラッテアップの生じ難いＣＭＯｆＳの製
造方法としてツインウェル方式が提案されている。
タＩＪ −Ｍ Ｉ Ｓ型半導体集積回路の製造方法に関
する。 ゛ 従来の技術 従来、高密度でラッテアップの生じ難いＣＭＯｆＳの製
造方法としてツインウェル方式が提案されている。
その製造方法を第３図に示す。
Ｐ形シリコン基板１のＰチャンネルトランジスタ形成領
域にヒソの選択拡散により拡散深さ０．５〜２μｍのｎ
形埋込領域２を形成する。そして厚さ約２μｍ、比抵
抗６Ω−１のＰ形エピタキシャル層３を形成する（第３
図ム）。
域にヒソの選択拡散により拡散深さ０．５〜２μｍのｎ
形埋込領域２を形成する。そして厚さ約２μｍ、比抵
抗６Ω−１のＰ形エピタキシャル層３を形成する（第３
図ム）。
次に分離形成領域のエピタキシャル層３を除去しτ溝４
を形成する（第３図Ｂ）。
を形成する（第３図Ｂ）。
次に溝４を埋めるだめのＳｉ０２膜５をｃｖｎ法で形成
する（第３図Ｇ）。
する（第３図Ｇ）。
次に表面にホトレジスト膜を塗布して表面を平坦にした
後、表面のホトレジスト膜と５ｉｏｚ膜５とのエツチン
グ速度が同じになるようなエツチング条件を選び、溝４
にのみ５ｉ０２膜５が残るようにする（第３図Ｄ）。
後、表面のホトレジスト膜と５ｉｏｚ膜５とのエツチン
グ速度が同じになるようなエツチング条件を選び、溝４
にのみ５ｉ０２膜５が残るようにする（第３図Ｄ）。
次にＰチャンネルトランジスタ形成領域にリンを注入し
て１１００’Ｃ中で熱処理する。そうすると、リンが拡
散されて約５×１ｏ１５／ｃｄの不純物を含んだｎウェ
ル領域６が形成される。同時にｎ＋＋込領域２のヒソが
エピタキシャル層３中に拡散してｎ＋形持ち上り領域了
が形成される（第３図Ｅ）。
て１１００’Ｃ中で熱処理する。そうすると、リンが拡
散されて約５×１ｏ１５／ｃｄの不純物を含んだｎウェ
ル領域６が形成される。同時にｎ＋＋込領域２のヒソが
エピタキシャル層３中に拡散してｎ＋形持ち上り領域了
が形成される（第３図Ｅ）。
次に、ゲート酸化膜８．ゲート電極９を形成し、Ｐ形エ
ピタキシャル層３にはｎ＋形ソース・ドレイン領域１０
、ｎウェル領域４に戸形ンース・ドレイン領域１１を形
成してそれぞれｎチャンネル形ＭＯＳトランジスタ、Ｐ
チャンネル形ＭＯＳトランジスタを形成する。
ピタキシャル層３にはｎ＋形ソース・ドレイン領域１０
、ｎウェル領域４に戸形ンース・ドレイン領域１１を形
成してそれぞれｎチャンネル形ＭＯＳトランジスタ、Ｐ
チャンネル形ＭＯＳトランジスタを形成する。
発明が解決しようとする問題点
上記工程では素子間分離工程はエピタキシャル層形成後
、分離形成領域に溝を形成し、溝を絶縁体で埋める工程
が複雑である。また、ｎウェル形成のための熱処理の際
、ｎ 埋込領域２のアンチモンがエピタキシャル層中に
拡散してｎ＋形領領域７形成されるので戸領域１１とｎ
＋形領領域７接しないように厚いエピタキシギル層が必
要となる。そのために深い分離用溝が必要となるので高
い歩留のＬＳＩを得るのが困難である。
、分離形成領域に溝を形成し、溝を絶縁体で埋める工程
が複雑である。また、ｎウェル形成のための熱処理の際
、ｎ 埋込領域２のアンチモンがエピタキシャル層中に
拡散してｎ＋形領領域７形成されるので戸領域１１とｎ
＋形領領域７接しないように厚いエピタキシギル層が必
要となる。そのために深い分離用溝が必要となるので高
い歩留のＬＳＩを得るのが困難である。
問題点を解決するための手段
上記問題点を解決する本発明の技術的手段は、一導電形
半導体基板の所定の領域に溝を形成し、溝の側面に絶縁
膜を形成し、選択エピタキシャル法により反対導電形の
エピタキシャル層を形成し℃前記溝を埋める。そして前
記一導電形半導体基板および前記エピタキシャル層の所
定の領域にｐ−ｎ接合を形成しτソース１ドレイン領域
を形成する。
半導体基板の所定の領域に溝を形成し、溝の側面に絶縁
膜を形成し、選択エピタキシャル法により反対導電形の
エピタキシャル層を形成し℃前記溝を埋める。そして前
記一導電形半導体基板および前記エピタキシャル層の所
定の領域にｐ−ｎ接合を形成しτソース１ドレイン領域
を形成する。
作用
この技術的手段による作用は次のようになる。
すなわち、工程数を多くすることなく、分離幅の狭い高
密度の、ラッチアップの生じ難いコンプリメンタリ−Ｍ
ＩＳ型半導体集積回路を得ることができる。
密度の、ラッチアップの生じ難いコンプリメンタリ−Ｍ
ＩＳ型半導体集積回路を得ることができる。
実施例
〔実施例１〕
以下、本発明の第一の実施例としてＣＭＯ３型集積画集
積回路する方法を第１図にもとづいて説明する。
積回路する方法を第１図にもとづいて説明する。
まずＰ形５Ω−ロシリコン基板２ｏ上に厚さ０．１μｍ
ノＳｉＯ２膜２１．厚さ０．１２ μｍのＳｉ３Ｎ４膜
２２を形成する。そして、ホトリソ技術を用いてＰチャ
ンネルＭＯＳトランジスタ形成領域のＳｉ ５Ｎを膜２
２，５ｉ０２膜２１を除去し、さらにシリコン基板２ｏ
をエツチングして深さ約１．５μｍの溝２３を形成する
。そして前記基板を酸化雰囲気中で熱処理し、厚さ０．
１〜０．３μｍ ＳｉＯ□膜２４膜厚４０．１〜０．２
μｍのＳｉ３Ｎ４ 膜２５を形成した後、異方性エッチ
技術により溝２３の側面にのみＳｉＯ２膜２４ 、５ｉ
５Ｎ４ 膜２５を残す（第１図Ａ）。
ノＳｉＯ２膜２１．厚さ０．１２ μｍのＳｉ３Ｎ４膜
２２を形成する。そして、ホトリソ技術を用いてＰチャ
ンネルＭＯＳトランジスタ形成領域のＳｉ ５Ｎを膜２
２，５ｉ０２膜２１を除去し、さらにシリコン基板２ｏ
をエツチングして深さ約１．５μｍの溝２３を形成する
。そして前記基板を酸化雰囲気中で熱処理し、厚さ０．
１〜０．３μｍ ＳｉＯ□膜２４膜厚４０．１〜０．２
μｍのＳｉ３Ｎ４ 膜２５を形成した後、異方性エッチ
技術により溝２３の側面にのみＳｉＯ２膜２４ 、５ｉ
５Ｎ４ 膜２５を残す（第１図Ａ）。
次に、ＳｉＨ４とＨＣｅの混合ガスもしくは５ｉＨ２Ｃ
ｅ２とＨＣｅ の混合ガスを用いてエピタキシャル成長
させると、Ｓｉ ｇＮ ４膜２２上にはシリコン膜が成
長せず、溝２３の底部の単結晶領域上には単結晶のエピ
タキシャル膜が成長する。そこでヒソもしくはアンチモ
ンを５〜１０ ／Ｃ１１含んだｎ＋形エピタキシャル層
２６を約０．６μｍ形成し、さらに約６Ｘ１０ ／、
４の不純物を含んだｎ形エピタキシャル層２７を形成し
て溝２３を埋める（第１図Ｂ）。
ｅ２とＨＣｅ の混合ガスを用いてエピタキシャル成長
させると、Ｓｉ ｇＮ ４膜２２上にはシリコン膜が成
長せず、溝２３の底部の単結晶領域上には単結晶のエピ
タキシャル膜が成長する。そこでヒソもしくはアンチモ
ンを５〜１０ ／Ｃ１１含んだｎ＋形エピタキシャル層
２６を約０．６μｍ形成し、さらに約６Ｘ１０ ／、
４の不純物を含んだｎ形エピタキシャル層２７を形成し
て溝２３を埋める（第１図Ｂ）。
次に５ｉ５Ｎ４ 膜２２ 、５ｉ０２膜２１を除去した
後、通常のＭＯＳプロセスを用いてゲート酸化膜２８、
ゲート電極２９．ｎチャンネルＭＯ３のソース・ドレイ
ン領域３０．ＰチャンネルＭＯＳトランジスタのソース
・ドレイン領域３１を形成する（第１図Ｃ）。
後、通常のＭＯＳプロセスを用いてゲート酸化膜２８、
ゲート電極２９．ｎチャンネルＭＯ３のソース・ドレイ
ン領域３０．ＰチャンネルＭＯＳトランジスタのソース
・ドレイン領域３１を形成する（第１図Ｃ）。
〔実施例２〕
本発明の画工の実施例について第２図にもとづいて説明
する。
する。
第１図Ａに示す工程で溝２３を形成した後シリコンエツ
チング時のマスク材３２をマスクとして溝２３の底面Ｋ
、１〜１０×１ｏ１４１０ｎｃ／ｃｄのヒソを注入し、
１形領域３３を形成する（第２同人）。
チング時のマスク材３２をマスクとして溝２３の底面Ｋ
、１〜１０×１ｏ１４１０ｎｃ／ｃｄのヒソを注入し、
１形領域３３を形成する（第２同人）。
次に前記基板を加熱し℃イオン注入したヒソを深く拡散
して、拡散深さ約Ｏ，Ｓμｍのｎ＋形埋込領域３４を形
成する。その後は第一の実施例の場合と同じように溝２
３の側面にＳｉＯ２膜２４゜Ｓ工３Ｎ４ 膜２５を形
成した後ｎ形約２Ω−ｍのエピタキシャル層３５を形成
する（第２図Ｂ）。
して、拡散深さ約Ｏ，Ｓμｍのｎ＋形埋込領域３４を形
成する。その後は第一の実施例の場合と同じように溝２
３の側面にＳｉＯ２膜２４゜Ｓ工３Ｎ４ 膜２５を形
成した後ｎ形約２Ω−ｍのエピタキシャル層３５を形成
する（第２図Ｂ）。
発明の効果
本発明によれば、ｎ形エピタキシャル層下にｎ＋形領領
域あるし、Ｐチャンネル、ｎチャンネルＭＯ８）ランジ
スタの境界は絶縁膜で囲まれているためにラッテアップ
が生じ難い構造になっている。
域あるし、Ｐチャンネル、ｎチャンネルＭＯ８）ランジ
スタの境界は絶縁膜で囲まれているためにラッテアップ
が生じ難い構造になっている。
また、溝を一旦形成した抜溝に絶縁物を埋めるという従
来のような複雑な工程が不要となったし、分離の幅を小
さくできるので高歩留で高密度のＬＳＩを得ることがで
きる。
来のような複雑な工程が不要となったし、分離の幅を小
さくできるので高歩留で高密度のＬＳＩを得ることがで
きる。
第１図は本発明の第一の実施例におけるＣＭＯ８型集積
画集積回路方法を示す工程図、第２図は本発明の第二の
実施例の製造方法を示す工程図、第３図は従来のＣＭＯ
８型集積画集積回路方法を示す工程図である。 ２０・・・・・・Ｐ形基板、２１．２４・・・・・・５
ｉ０２膜、２２．２５・・・・・・Ｓｉ ５Ｎ ４膜、
２３・・・・・・溝、２６・・・・・・ｎ＋形エピタキ
シャル層、２７・・・・・・ｎ形エピタキシャル層、３
４・・・・・・ｎ＋形埋込領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名？９
−−−ゲートを苓１ ３２−一一工・７＋ンヂマスク ３４−−−ｎ’ｓＬも ３□ ′”−“°°“″″ 第 ３ 図 第３図
画集積回路方法を示す工程図、第２図は本発明の第二の
実施例の製造方法を示す工程図、第３図は従来のＣＭＯ
８型集積画集積回路方法を示す工程図である。 ２０・・・・・・Ｐ形基板、２１．２４・・・・・・５
ｉ０２膜、２２．２５・・・・・・Ｓｉ ５Ｎ ４膜、
２３・・・・・・溝、２６・・・・・・ｎ＋形エピタキ
シャル層、２７・・・・・・ｎ形エピタキシャル層、３
４・・・・・・ｎ＋形埋込領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名？９
−−−ゲートを苓１ ３２−一一工・７＋ンヂマスク ３４−−−ｎ’ｓＬも ３□ ′”−“°°“″″ 第 ３ 図 第３図
Claims (3)
- （１）一導電形半導体基板上に酸化阻止用の第１の絶縁
膜を形成する工程と、所定の領域の前記第１の絶縁膜お
よび半導体基板を除去して溝を形成する工程と、前記溝
の側面に第２の絶縁膜を形成する工程と、前記溝の底部
から反対導電形のエピタキシャル層を形成し、前記溝を
埋める工程と、前記一導電形半導体基板およびエピタキ
シャル層の所定の領域にｐ−ｎ接合を形成してソース・
ドレイン領域を形成すると共にゲート領域を形成する工
程を有してなるＭＩＳ型半導体集積回路の製造方法。 - （２）エピタキシャル層を低比抵抗、高比抵抗の順に形
成する特許請求の範囲第１項記載のＭＩＳ型半導体集積
回路の製造方法。 - （３）溝の底部に高濃度反対導電形形成用不純物を導入
した後、前記溝の底部から反対導電形のエピタキシャル
層を形成する特許請求の範囲第１項記載のＭＩＳ型半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171517A JPS6231153A (ja) | 1985-08-02 | 1985-08-02 | Ｍｉｓ型半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171517A JPS6231153A (ja) | 1985-08-02 | 1985-08-02 | Ｍｉｓ型半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231153A true JPS6231153A (ja) | 1987-02-10 |
Family
ID=15924583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171517A Pending JPS6231153A (ja) | 1985-08-02 | 1985-08-02 | Ｍｉｓ型半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231153A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316150A (ja) * | 1988-05-20 | 1991-01-24 | Samsung Electron Co Ltd | 半導体素子の製造方法 |
| JPH04502309A (ja) * | 1988-12-12 | 1992-04-23 | ビーエーエスエフ アクチエンゲゼルシャフト | 新規ｔｎｆ―ペプチド |
| KR100613285B1 (ko) | 2004-12-23 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 및 그 반도체 소자 |
-
1985
- 1985-08-02 JP JP60171517A patent/JPS6231153A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316150A (ja) * | 1988-05-20 | 1991-01-24 | Samsung Electron Co Ltd | 半導体素子の製造方法 |
| JPH04502309A (ja) * | 1988-12-12 | 1992-04-23 | ビーエーエスエフ アクチエンゲゼルシャフト | 新規ｔｎｆ―ペプチド |
| KR100613285B1 (ko) | 2004-12-23 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 및 그 반도체 소자 |
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