JPH03161846A - デバッグ回路 - Google Patents
デバッグ回路Info
- Publication number
- JPH03161846A JPH03161846A JP1301786A JP30178689A JPH03161846A JP H03161846 A JPH03161846 A JP H03161846A JP 1301786 A JP1301786 A JP 1301786A JP 30178689 A JP30178689 A JP 30178689A JP H03161846 A JPH03161846 A JP H03161846A
- Authority
- JP
- Japan
- Prior art keywords
- trace
- program
- memory
- data
- setting circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｒ産業上の利用分野」
本発明はプログラムの開発等において、プログラム中の
誤りを発見し訂正するためのデバッグ回路に関するもの
である。
誤りを発見し訂正するためのデバッグ回路に関するもの
である。
『従来の技術』
従来、デバッグのためにトレースするには、必らず１組
のトレースオンのポイントとトレースオツのポイントと
を設定していた。
のトレースオンのポイントとトレースオツのポイントと
を設定していた。
例えば第３図のｔ１時にトレースオンのパルスが発生す
ると、トレースメモリのキャッチ期間が始動し、ｔ２時
にトレースオツのパルスが発生すると、トレースメモリ
のキャッチ期間が終了する。
ると、トレースメモリのキャッチ期間が始動し、ｔ２時
にトレースオツのパルスが発生すると、トレースメモリ
のキャッチ期間が終了する。
「発明が解決しようとする課題」
従来の方法ではトレースのオン、オフのポイントが工組
しか設定できずｌつの現象しかとれないこと、また、プ
ログラムの互いに離れた場所をもトレースしようとして
もトレースメモリが有限であるため、すべてのプログラ
ムを記録して多数回通過する場所を確認するのが不可能
であることなどの問題があった。
しか設定できずｌつの現象しかとれないこと、また、プ
ログラムの互いに離れた場所をもトレースしようとして
もトレースメモリが有限であるため、すべてのプログラ
ムを記録して多数回通過する場所を確認するのが不可能
であることなどの問題があった。
本発明は多数回トレースする場合において、複数個のト
レースポイントを設けて時系列的にトレースを可能にし
、プログラムのデバッグの能率をあげることを目的とす
るものである。
レースポイントを設けて時系列的にトレースを可能にし
、プログラムのデバッグの能率をあげることを目的とす
るものである。
「課題を解決するための手段」
本発明は主コンピュータとターミナルコンビュ２一
一夕との間でプログラムデータを伝送し、この伝送中の
プログラムをデバッグするようにしたものにおいて、前
記伝送中のプログラムにおける複数個のトレースポイン
トを股定するトレースポイント設定回路と、このトレー
スポイント設定回路で設定された複数のトレースポイン
ト時のトレースデータを時系列的に順次記憶するトレー
スメモリとを具備してなるものである。
プログラムをデバッグするようにしたものにおいて、前
記伝送中のプログラムにおける複数個のトレースポイン
トを股定するトレースポイント設定回路と、このトレー
スポイント設定回路で設定された複数のトレースポイン
ト時のトレースデータを時系列的に順次記憶するトレー
スメモリとを具備してなるものである。
１作用」
トレースポイント設定回路で、複数個のトレースのオン
、オフが設定されるので、伝送中のプログラムが時系列
的にトレースされ、これがトレースメモリに順次記憶さ
れる。したがって、プログラムのすべてをメモリしなく
ともよいから少ないメモリでよく、しかもどのポイント
で異常発見したかを迅速に究明することができる。
、オフが設定されるので、伝送中のプログラムが時系列
的にトレースされ、これがトレースメモリに順次記憶さ
れる。したがって、プログラムのすべてをメモリしなく
ともよいから少ないメモリでよく、しかもどのポイント
で異常発見したかを迅速に究明することができる。
「実施例」
以下、本発明の一実施例を図面に基き説明する。
第ｌ図において、（１）は主コンピュータ、（２）・・
・はターミナルコンピュータである。これらの間で−３
− プログラムを伝送する伝送ライン（３） （４）で結合
され、この伝送ライン（３）（４）から分岐してデバッ
グ回路（５）に結合されている。このデバッグ回路（５
）は伝送中のプログラムにおける複数個のトレースポイ
ントを設定するトレースポイント設定回路（６）と、プ
ログラムデータを通過するゲート回路（７）と、トレー
スポイント時のトレースデータを記憶するトレースメモ
リ（８）とを具備してなるものである。また、トレース
ポイント設定回路（６）は第１、第２、第３・・・トレ
ースポイントを設定するために、ナンドゲート（９）・
・・，オアゲート（１０）を具備している。さらに、前
記トレースメモリ（８）は第２図に示すように各トレー
スポイント毎に記憶する。
・はターミナルコンピュータである。これらの間で−３
− プログラムを伝送する伝送ライン（３） （４）で結合
され、この伝送ライン（３）（４）から分岐してデバッ
グ回路（５）に結合されている。このデバッグ回路（５
）は伝送中のプログラムにおける複数個のトレースポイ
ントを設定するトレースポイント設定回路（６）と、プ
ログラムデータを通過するゲート回路（７）と、トレー
スポイント時のトレースデータを記憶するトレースメモ
リ（８）とを具備してなるものである。また、トレース
ポイント設定回路（６）は第１、第２、第３・・・トレ
ースポイントを設定するために、ナンドゲート（９）・
・・，オアゲート（１０）を具備している。さらに、前
記トレースメモリ（８）は第２図に示すように各トレー
スポイント毎に記憶する。
以上のような構或において、第ｌ、第２、第３・・・ト
レースポイントの指令によりその都度プログラムがトレ
ースされ、トレースメモリに記憶される。異常発生時に
は、すべてのプログラムを読み出すのではなく、トレー
スしたデータだけを読み出してトレースポイントとの関
連を解析する。な−４ー お、トレースする場合にはＩＣＥ（インサーキットエミ
ュレータ）により，トレースのためある番地を指定した
場合、指定した番地よりもある一定時間以前からデータ
をとり込むようにしてもよい。
レースポイントの指令によりその都度プログラムがトレ
ースされ、トレースメモリに記憶される。異常発生時に
は、すべてのプログラムを読み出すのではなく、トレー
スしたデータだけを読み出してトレースポイントとの関
連を解析する。な−４ー お、トレースする場合にはＩＣＥ（インサーキットエミ
ュレータ）により，トレースのためある番地を指定した
場合、指定した番地よりもある一定時間以前からデータ
をとり込むようにしてもよい。
「発明の効果』
本発明は上述のように構威したので、プログラムをすべ
て記憶できるようなメモリ容量を必要とせず、また、ト
レースした内容だけを読み出すから異常発生時には時間
的にも早く究明でき、デバッグの能率が向上される。
て記憶できるようなメモリ容量を必要とせず、また、ト
レースした内容だけを読み出すから異常発生時には時間
的にも早く究明でき、デバッグの能率が向上される。
第１図は本発明によるデバッグ回路の一実施例を示すブ
ロック図、第２図はトレースメモリのメモリ内容の説明
図、第３図は従来のトレース動作の説明図である。 （１）・・・主コンピュータ、（２）・・・ターミナル
コンピュータ、（３） （４）・・・伝送ライン、（５
）・・・デバッグ回路、（６）・・・トレースポイント
設定回路、（７）・・・ゲート回路、（８）・・・トレ
ースメモリ、（９）・・・ナンドゲート、（１０）・・
・オアゲート。
ロック図、第２図はトレースメモリのメモリ内容の説明
図、第３図は従来のトレース動作の説明図である。 （１）・・・主コンピュータ、（２）・・・ターミナル
コンピュータ、（３） （４）・・・伝送ライン、（５
）・・・デバッグ回路、（６）・・・トレースポイント
設定回路、（７）・・・ゲート回路、（８）・・・トレ
ースメモリ、（９）・・・ナンドゲート、（１０）・・
・オアゲート。
Claims (1)
- （１）主コンピュータとターミナルコンピュータとの間
でプログラムデータを伝送し、この伝送中のプログラム
をデバッグするようにしたものにおいて、前記伝送中の
プログラムにおける複数個のトレースポイントを設定す
るトレースポイント設定回路と、このトレースポイント
設定回路で設定された複数のトレースポイント時のトレ
ースデータを時系列的に順次記憶するトレースメモリと
を具備してなることを特徴とするデバッグ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301786A JPH03161846A (ja) | 1989-11-20 | 1989-11-20 | デバッグ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301786A JPH03161846A (ja) | 1989-11-20 | 1989-11-20 | デバッグ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03161846A true JPH03161846A (ja) | 1991-07-11 |
Family
ID=17901157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301786A Pending JPH03161846A (ja) | 1989-11-20 | 1989-11-20 | デバッグ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03161846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293260A (ja) * | 2007-05-24 | 2008-12-04 | Renesas Technology Corp | トレース装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578353A (en) * | 1978-12-11 | 1980-06-12 | Hitachi Ltd | Maintenance unit |
-
1989
- 1989-11-20 JP JP1301786A patent/JPH03161846A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578353A (en) * | 1978-12-11 | 1980-06-12 | Hitachi Ltd | Maintenance unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293260A (ja) * | 2007-05-24 | 2008-12-04 | Renesas Technology Corp | トレース装置 |
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