JPH0439697B2

JPH0439697B2 -

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Publication number: JPH0439697B2
Application number: JP60044160A
Authority: JP
Priority date: 1985-03-06
Filing date: 1985-03-06
Publication date: 1992-06-30
Also published as: JPS61202243A

Description

【発明の詳細な説明】イ「発明の目的」〔産業上の利用分野〕本発明は、プログラムの信頼性を上げるための
マイクロプロセツサ用デバツグ装置に関し、その
機能の改善に関するものである。

〔従来の技術〕

従来より、プログラムのデバツグを進める際、
ブログラムのテスト・データを用意して、そのイ
ンプツトとアウトプツトの内容を突き合せて検証
する方法（機能テスト）が一般に採用されてい
る。しかしながら、この場合ブログラムの構造上
実行されない経路が存在していても見逃されてし
まう場合が多く、このことからブログラム・エラ
ーの原因となり、信頼性が上がらなかつた。

この点を解決する方式として、前記機能テスト
と同時に、ブログラム上に存在する全実行経路と
ブログラムを稼働させ実際上は実行されなかつた
非実行経路とを測定し、ブログラムの全実行経路
のうち、実際に実行された経路が何パーセントで
あるかということが、そのブログラムの信頼性の
尺度として用いられるようになつた。これをテス
トカバレツジ（網羅率）と言う。

テストカバレツジを測定するには、ブログラム
をセグメント（内部に分岐をを持たない一塊のブ
ログラム）に分け、全セグメントの何パーセント
が実行されたかを見る方法が一般的である。

〔発明が解決しようとする問題点〕

しかし、以上のような従来のマイクロプロセツ
サ・アナライザは次の問題点を有している。

第２図は、条件付分岐命令のフローを示す図で
ある。条件付分岐命令が格納されているアドレス
をＣ、この条件がYES（条件成立時）の場合の行
先のアドレスをＢ、この条件がNO（条件不成立
時）の場合の行先アドレスをＡとする。そして、
処理Ａが行なわれるとアドレスＢに行く。

このようなプログラムのカバレツジを測定する
場合従来では、条件付分岐命令の分岐アドレスＢ
と、条件不成立時の実行アドレスＡを抽出し、こ
のアドレスに相当するカバレツジメモリのビツト
をセツト（例えば“１”）しておく。そして、タ
ーゲツトプロセツサの実行時にリアルタイムで、
実行したアドレスに相当するカバレツジメモリの
ビツトをクリア（例えば“０”）する。

このようにして、カバレツジを測定する従来の
方法は、第２図のように、条件付命令の分岐アド
レスＢが、直接、条件不成立時の実行PASS Ａ
内にある時、第２図のPASS Ｂの通過の有無の
チエツクができないという問題点がある。これを
分り易く説明すると、今、条件付分岐命令におい
て、条件不成立（NO）であると、アドレスＡに
行き（従つて、カバレツジメモリのアドレスＡは
クリアされる）処理Ａを施されて、アドレスＢに
行く（カバレツジメモリのアドレスＢもクリアさ
れる）。しかし、この場合、PASS Ｂは、通過し
ていないのに、アドレスＢもクリアされることに
なり、その結果、PASS Ｂの通過の有無のチエ
ツクができないという問題点が生じる。

上記問題を解決するため、まず分岐命令のある
アドレスＣと、条件成立時のアドレスＢと条件不
成立時のアドレスＡを抽出し、ターゲツトプロセ
ツサの実行時にこのアドレスのみをトレースメモ
リにストアする。そして、トレースメモリ全部に
上記アドレスを格納させた後、ターゲツトプロセ
ツサをブレークさせて、実行を停止して、トレー
スメモリの内容を順次解析し、カバレージを測定
する方法がある。しかし、この方法は、ターゲツ
トプロセツサが一部リアルタイムで動作できない
という問題点がある。

本発明の目的は、前記問題点を解決するもの
で、リアルタイムで正確なテストカバレツジの測
定が可能なマイクロプロセツサ用デバツグ装置を
提供することにある。

ロ「発明の構成」〔問題点を解決するための手段〕本発明は、上記問題点を解決するために、条件付分岐命令のあるアドレスに所定の信号
“１”を記憶する第１のメモリ手段と、条件成立時のアドレス及び条件不成立時のアド
レスに所定の信号“１”を記憶する第２のメモリ
手段と、第２のメモリ手段と同一の内容を記憶する第３
のメモリ手段と、条件付分岐命令の次の実行アドレスの時のみ前
記第３のメモリ手段に書込み信号（）を印加
する回路手段と、を設けるようにし、リアルタイムでカバレツジの
測定を行なうことができるようにしたものであ
る。

〔実施例〕

以下、図面を用いて本発明を詳しく説明する。
第１図は本発明に係るマイクロプロセツサ用デバ
ツグ装置の一実施例を示す要部構成図である。図
において、１はデバツグする対象のマイクロプロ
セツサ（以下ターゲツトCPUと記す）である。
このターゲツトCPU１は、例えばプローブ（通
常PODと呼ばれる）を介して対象のマイクロプ
ロセツサ応用機器（以下ターゲツトシステムと記
す）と接続される。そして、ターゲツトCPU１
は、ターゲツトシステムに組込まれるマイクロプ
ロセツサと同一のマイクロプロセツサであり、テ
ストの際にはターゲツトシステムよりマイクロプ
ロセツサを取外し（ソケツトが使用され着脱自在
になつている）、そのソケツトに前記PODからの
コネクタを接続し、POD上のマイクロプロセツ
サ（ターゲツトCPU１）が代行して、ターゲツ
トシステムを作動するようになつている。２はデ
ータが１ビツト幅のカバレツジ・メモリで、この
メモリのアドレスはアドレスバス３を介して与え
られる。このアドレスバス３には、アドレス・バ
ス５に出力されるターゲツトCPU１からのアド
レスが３ステート・バツフア４を介して与えられ
るか、又はアドレス・バス７に出力されるデバツ
ク装置のCPU８からのアドレスが３ステート・
バツフア６を介して与えられる。いずれからのア
ドレスが与えられるかは、CPU８によりバツフ
ア４または６を選択的に制御することにより行な
われる。

また、カバレツジ・メモリ２へは、３ステー
ト・バツフア９を介して与えられる論理“０”の
データか、あるいは双方向性の３ステート・バツ
フア１０を介して与えられるCPU８からのデー
タのいずれか一方が選択的に入力される。

カバレツジメモリ２への書込み命令信号
（）は、JKフリツプフロツプ１５のＱ出力と
ゲート１４にてゲートされたターゲツトCPU１
からの命令実行信号（OPC）か、または３ステ
ート・バツフア１２を介して与えられるCPU８
からの書込み信号（WR１）かのいずれかであ
る。CPU８は、バツフア１２およびJKフリツプ
フロツプ１５を制御してカバレツジメモリ２にい
ずれか一方の書込み信号を与えることができるよ
うになつている。

１３はゲートメモリであり、データが２ビツト
幅のものである。その出力D₀，D₁がJKフリツプ
フロツプ１５のＪおよびＫに接続される。なお、
上述では、ゲートメモリ１３とカバレツジメモリ
２とを、それぞれ物理的に２つのメモリに分けて
構成するとして説明しているが、１つのメモリを
共用し、このビツト内容を分割して使用しても良
い。即ち、データが少なくとも３ビツト幅のメモ
リを用い、その内、２ビツトをゲートメモリ１３
として使用し、残りの１ビツトをカバレツジメモ
リ２として使用するようなことである。

このような構成における動作を次に説明する。

第３図は本発明に係る装置の動作を理解し易い
ようにゲートメモリ１３とカバレツジメモリ２間
の内容およびその周辺回路を示した図である。も
つとも、バツフア１１は動作の説明に影響しない
ので、図示を省略した。第４図はタイムチヤート
であり、その波形に対応する第３図各部の端子名
称を各波形の左側に付した。

(1) ゲートメモリ１３およびカバレツジメモリ２
への設定ゲートメモリ１３は、データが２ビツト幅のも
のであり、その記憶する内容を第３図の如く、
Ａ，Ｂに分ける。即ち、Ａ，Ｂはそれぞれ１ビツ
トである。

まず、ゲートメモリ１３には、多数の条件付分
岐命令（P₁，P₄，…）と、各条件付分岐命令に
対応した成立時と不成立時のアドレス（P₂，P₃，
P₅，P₆，…）が設定され、ゲートメモリ１３の
Ａ部には、条件付分岐命令コードのある総べての
アドレス（P₁，P₄，…）に所定の信号“１”を
セツトし、条件付分岐命令ではないＡの他の部分
は、“０”とする。

ゲートメモリ１３のＢには、条件付分岐命令に
よる総べての成立時のアドレス（P₃，P₆，…）、
及び総べての条件不成立時のの実行アドレス
（P₂，P₅，…）に所定の信号“１”をセツトし、
それ以外のＢの部分は“０”とする。このゲート
メモリ１３のＢ部で“１”にセツトした数が全セ
グメント数となる。

カバレツジメモリ２へは、ゲートメモリ１３の
Ｂ部と同じ内容を設定する。

(2) 動作ターゲツトCPU１がプログラムの実行を開始
し、条件付分岐命令（例えば第３図のアドレス
P₁）を実行したとする。従つて、ゲートメモリ
１３のＡの出力D₀は１となり、JKフリツプフロ
ツプ１５の出力Ｑは、OPCにより“１”となる。

ここで、もし、条件が不成立であり、第３図に
示すアドレスP₂の命令が実行されると、ゲート
メモリ１３のＢの出力D₁が“１”となりJKフリ
ツプフロツプ１５の出力ＱはOPCにより“０”
となる。

カバレツジメモリ２のライト信号は、第４
図に示すタイムチヤートから分るように、ゲート
１４によりJKフリツプフロツプ１５の出力Ｑが
“１”の時のみ出力される。従つて、この場合に
はアドレスP₂の時のみ、カバレツジメモリ２の
“１”が“０”に変更される。これによりアドレ
スP₂のセグメントが実行されたことになる。

アドレスP₃は、条件不成立時でも実行される
ことはあり得るが、前記のようにJKフリツプフ
ロツプ１５の出力Ｑが“１”でない場合は、カバ
レツジメモリ２の内容は“１”→“０”へ変化し
ない。

このようにして、ターゲツトプログラムのテス
トが終了した後、カバレツジメモリ２の内容を調
べ、まだ“１”のところがあれば、それが未ヒツ
トグメントであることが分る。また、全セグメン
トに対するカバレツジ率も測定できる。

なお、前記第１図、第３図では、高級言語で書
かれたプログラム（例えば、16ビツト）のカバレ
ツジも測定可能なように、条件付分岐命令が実行
されて、条件成立、不成立のアドレスの実行が、
条件付分岐命令のすぐ次の実行サイクルでなくて
も良い構成になつている。

また、ゲートメモリ１３とカバレツジメモリ２
に書込む所定の信号は、上述では、“１”として
説明したが、“１”に限定するわけでなく、他の
意味付けした信号としても良い。

第５図は、本発明の別の実施例を示した図であ
り、用途をアセンブラ言語に限つたものであり、
第１図、第３図に示した装置に比べて構成を簡略
化したものである。即ち、この場合は、条件付分
岐命令のすぐ後に、条件成立、又は条件不成立の
実行サイクルがあるので、第５図のようにゲート
メモリ１３のＢ部が不要となる。また、JKフリ
ツプフロツプ１５がＤフリツプフロツプに代り、
構成が簡単になる。動作は、条件付分岐命令の次
の実行サイクルのみに、カバレツジメモリ２への
WE信号が出ることだけが異なり、他は前述の通
りである。

また、今までの説明では、条件付分岐命令は、
成立か不成立の２分岐しか説明しなかつたが、本
発明によれば、多分岐の条件付命令にも応用する
ことができる。

ハ「本発明の効果」本発明によれば、比較的簡単な構成で、リアル
タイムによる正確なカバレツジを測定することが
できるので、実用上大きな効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るマイクロプロセツサ用デ
バツグ装置の一実施例を示した図、第２図は条件
付分岐命令を有したフローを示す図、第３図は第
１図装置の動作を理解し易いようにゲートメモリ
１３とカバレツジメモリ２間の内容およびその周
辺回路を示した図、、第４図は第１図装置のタイ
ムチヤート、第５図は本発明に係るマイクロプロ
セツサ用デバツグ装置の別の構成例を示した図で
ある。１…ターゲツトCPU、２…カバレツジメモリ、
３…バス、１３…ゲートメモリ、１５…JKフリ
ツプフロツプ。

Claims

【特許請求の範囲】１ターゲツトシステムのターゲツトCPUを搭
載し、そのターゲツトCPUが実行するプログラ
ムのデバツグをする装置において、条件付分岐命令のあるアドレスに所定の信号を
記憶する第１のメモリ手段Ａと、条件成立時のアドレス及び条件不成立時のアド
レスに所定の信号を記憶する第２のメモリ手段Ｂ
と、前記第２のメモリ手段Ｂと同一の内容を記憶す
る第３のメモリ手段２と、条件付分岐命令の次の実行アドレスの時のみ前
記第３のメモリ手段２に書込み信号（）を印
加する回路手段と、を備えたことを特徴とするマイクロプロセツサ用
デバツグ装置。２前記、第１、第２、及び第３のメモリ手段に
おいて、１つのメモリを共用し、このメモリのビ
ツト内容を分割して使用するようにした特許請求
の範囲第１項記載のマイクロプロセツサ用デバツ
グ装置。３前記第２のメモリ手段Ｂを削除し、前記第３
のメモリ手段２には、条件成立時のアドレス及び
条件不成立時のアドレスに所定の信号を記憶する
ようにした特許請求の範囲第１項記載のマイクロ
プロセツサ用デバツグ装置。