JPS605347A - 複数プロセツサ用スタテイツクトレ−ス装置 - Google Patents
複数プロセツサ用スタテイツクトレ−ス装置Info
- Publication number
- JPS605347A JPS605347A JP58111932A JP11193283A JPS605347A JP S605347 A JPS605347 A JP S605347A JP 58111932 A JP58111932 A JP 58111932A JP 11193283 A JP11193283 A JP 11193283A JP S605347 A JPS605347 A JP S605347A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- trace
- processors
- circuit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は複数プロセッサシステムのスタティックトレー
ス装置に関するものである。
ス装置に関するものである。
（２）技術の背景
急速に適用範囲が拡大している電子交換機システムやコ
ンピュータシステムにおいて、ソフトウェアの生産性を
向上させることが急務となっている。この中でデパック
、及びソフトウェアの検証を向上させることが重要か一
要素でちる。しかしながらソフトウェアは多様性を本質
的特長とするものであるが故に絶対的なソフトウェア検
証手段というものは未だ見出されていない。さらに複数
の７０四セツサが有機的に結合した状態で並行して作動
する複数プロセッサシステムにおけるソフトウェアの検
証は一層困難になっている。
ンピュータシステムにおいて、ソフトウェアの生産性を
向上させることが急務となっている。この中でデパック
、及びソフトウェアの検証を向上させることが重要か一
要素でちる。しかしながらソフトウェアは多様性を本質
的特長とするものであるが故に絶対的なソフトウェア検
証手段というものは未だ見出されていない。さらに複数
の７０四セツサが有機的に結合した状態で並行して作動
する複数プロセッサシステムにおけるソフトウェアの検
証は一層困難になっている。
かかる観点において、とりわけ複数プロセッサシステム
における有効なソフトウェア検証手段が要望されている
。
における有効なソフトウェア検証手段が要望されている
。
（３）従来技術と問題点
ソフトウェア検証の一手段としてスタティックトレース
方式が従来から用いられている。どの方式は、１台のプ
ロセッサが実行したプログラムの軌跡をそのプロセッサ
の処理実行に影響を与えることなく記録し、かつその記
録内容を出力してプログラムの通過軌跡を解析できるよ
うにしたものである。
方式が従来から用いられている。どの方式は、１台のプ
ロセッサが実行したプログラムの軌跡をそのプロセッサ
の処理実行に影響を与えることなく記録し、かつその記
録内容を出力してプログラムの通過軌跡を解析できるよ
うにしたものである。
しかし力から、上記のスタテイ、クトレース方式ではプ
ロセッサ１台についてしか考慮されていす、複数のプロ
セッサが相互に関連し合って作動する複数プロセッサシ
ステムには利用できないという問題点を有している。
ロセッサ１台についてしか考慮されていす、複数のプロ
セッサが相互に関連し合って作動する複数プロセッサシ
ステムには利用できないという問題点を有している。
甘たシングルプロセッサ用のスタティックトレース装置
を複数プロセッサシステムに適用したのでは、プロセッ
サの台数に比例させてスタティックトレース装置を設け
ねばならないという問題点を有している。
を複数プロセッサシステムに適用したのでは、プロセッ
サの台数に比例させてスタティックトレース装置を設け
ねばならないという問題点を有している。
（４）発明の目的
本発明の目的は、複数プロセッサシステムの複数のプロ
セッサの処理実行に影響を与えることなく、並行して作
動している複数のプロセッサのプログラム軌跡を特定プ
ロセ、すの作動状態を基準として所定期間にわたって記
録させ、複数のプロセッサのデバッグ又はソフトウェア
の検証を確実に行なわせかつ作業能率を向上させること
にある。
セッサの処理実行に影響を与えることなく、並行して作
動している複数のプロセッサのプログラム軌跡を特定プ
ロセ、すの作動状態を基準として所定期間にわたって記
録させ、複数のプロセッサのデバッグ又はソフトウェア
の検証を確実に行なわせかつ作業能率を向上させること
にある。
本発明の目的はまた、複数プロセッサのデパック又はソ
フトウェアの検証に際し簡単な構成かつ最小限の設備で
スタティックトレースを行わせることにある。
フトウェアの検証に際し簡単な構成かつ最小限の設備で
スタティックトレースを行わせることにある。
（５）発明の構成
本発明においては、複数のプロセッサの任意の１つを基
準プロセッサとし該基準プロセッサのプログラム作動に
対し予め設定した条件に従ってトレース開始時点及びト
レース終了時点を検出する、制御回路、該制御回路の検
出信号に応答して前記トレース開始時点から前記トレー
ス終了時点まで前記基準グロセ、す及び他のゾロセ、す
のプログラム作動結果を記憶させるトレース記憶回路を
具備する複数プロセッサ用スタティックトレース装置が
提供される。
準プロセッサとし該基準プロセッサのプログラム作動に
対し予め設定した条件に従ってトレース開始時点及びト
レース終了時点を検出する、制御回路、該制御回路の検
出信号に応答して前記トレース開始時点から前記トレー
ス終了時点まで前記基準グロセ、す及び他のゾロセ、す
のプログラム作動結果を記憶させるトレース記憶回路を
具備する複数プロセッサ用スタティックトレース装置が
提供される。
（６）発明の実施例
第１図は本発明の一実施例としての複数プロセッサシス
テムのスタティックトレース装置を示す。
テムのスタティックトレース装置を示す。
複数のプロセッサ１ ］、 、 １２ 、・・・・・・
Ｉｎから成る複数プロセッサシステム１があり、システ
ム１内のプロセッサ相互間の関連する接続は図示してい
ないが、複数のプロセッサが協調して作動することによ
シ複数プロセッサシステムとして与えられたタスクを遂
行する。それぞれのプロセッサからそのプログラム実行
情報信号Ｓｌｌ、Ｓ１２．・・・Ｓｉｎをパスなどから
取り出し、切換回路２に接続する。切換回路はプロセッ
サ台数が少ない場合々どは設けず直接プロセッサからト
レース装置に接続することもできるが、この実施例にお
いては選択切換を行う場合について述べる。この実施例
では、切換回路２は２つの切換要素２１および２２から
成シ、複数のプロセッサのうちの任意の２つのプログラ
ム実行情報信号を選択する。切換要素２１は基準となる
プロセッサ、例えばプロセッサ１１を選択し、切換要素
２２は並行して作動する他のプロセッサ、例えばプロセ
ッサ１２を選択する。
Ｉｎから成る複数プロセッサシステム１があり、システ
ム１内のプロセッサ相互間の関連する接続は図示してい
ないが、複数のプロセッサが協調して作動することによ
シ複数プロセッサシステムとして与えられたタスクを遂
行する。それぞれのプロセッサからそのプログラム実行
情報信号Ｓｌｌ、Ｓ１２．・・・Ｓｉｎをパスなどから
取り出し、切換回路２に接続する。切換回路はプロセッ
サ台数が少ない場合々どは設けず直接プロセッサからト
レース装置に接続することもできるが、この実施例にお
いては選択切換を行う場合について述べる。この実施例
では、切換回路２は２つの切換要素２１および２２から
成シ、複数のプロセッサのうちの任意の２つのプログラ
ム実行情報信号を選択する。切換要素２１は基準となる
プロセッサ、例えばプロセッサ１１を選択し、切換要素
２２は並行して作動する他のプロセッサ、例えばプロセ
ッサ１２を選択する。
選択されたプロセッサのプログラム実行情報信号Ｓ２１
およびＳ２２けそれぞれトレース装着３および４に接続
されている。トレース装置３および４はそれぞれ、制御
回路３１および４１、およびトレース記憶回路３２およ
び４２から構成されておシ、制御回路３１から４１へ制
御信号Ｓ３１が印加されている。
およびＳ２２けそれぞれトレース装着３および４に接続
されている。トレース装置３および４はそれぞれ、制御
回路３１および４１、およびトレース記憶回路３２およ
び４２から構成されておシ、制御回路３１から４１へ制
御信号Ｓ３１が印加されている。
トレース装置３の詳細図を第２図に示す。トレース装置
４も第２図の詳細回路と同様に構成されている。
４も第２図の詳細回路と同様に構成されている。
第２図について述べる。信号Ｓ２１をデコーダ３１１で
受入れ、デコーダ３１１においてトレースの開始又は停
止タイミングを検出するため信号８２１をアドレスＡＤ
、データＤＴ、割込ＩＴ。
受入れ、デコーダ３１１においてトレースの開始又は停
止タイミングを検出するため信号８２１をアドレスＡＤ
、データＤＴ、割込ＩＴ。
ＣＰＵ状態ＣＣなどを解読して取り出し、アドレス比較
器３１２，３１３、データ比較器（図示せず）、割込比
較器（図示せず）、ＣＰＵ状態比較器３１４゜３１５な
どに出力する。これらの１対の比較器の第１の方には、
トレース開始条件としてのデータ、例えば開始条件アド
レスＡＤＯ、開始条件ＣＰＵ状態ＣＣＯが設定されてい
る。また１対の比較器の第２の方には、トレース終了条
件としてのデータ、例えば終了条件アドレスＡＤＺ 、
終了条件ＣＰＵ状態ＣＣＺが設定されている。
器３１２，３１３、データ比較器（図示せず）、割込比
較器（図示せず）、ＣＰＵ状態比較器３１４゜３１５な
どに出力する。これらの１対の比較器の第１の方には、
トレース開始条件としてのデータ、例えば開始条件アド
レスＡＤＯ、開始条件ＣＰＵ状態ＣＣＯが設定されてい
る。また１対の比較器の第２の方には、トレース終了条
件としてのデータ、例えば終了条件アドレスＡＤＺ 、
終了条件ＣＰＵ状態ＣＣＺが設定されている。
上記ｌ対の比較器の第１の方の出力は開始条件ＡＮＤ回
路３１６へ第２の方の出力は終了条件アドレス３１７へ
接続されている。
路３１６へ第２の方の出力は終了条件アドレス３１７へ
接続されている。
開始条件ＡＮＤ回路３１６および終了条件ＡＮＤ回路３
１７の出力はアドレス・ビット変換回路３１８へ印加さ
れていると同時に他のトレース装置４の制御回路（図示
せず）内のアドレス・ビット変換回路（図示せず）へ接
続されている。
１７の出力はアドレス・ビット変換回路３１８へ印加さ
れていると同時に他のトレース装置４の制御回路（図示
せず）内のアドレス・ビット変換回路（図示せず）へ接
続されている。
アドレス・ビット変換回路３１８へ印加された開始条件
ＡＮＤ回路３１６からの信号はアドレス・ビット変換回
路３１８の作動は開始させ、終了条件ＡＮＤ回路３１７
からの信号はアドレス・ビット変換回路３１８の作動を
停止させる。アドレス・ビット変換回路３１８には信号
８２１が印加されている。アドレス・ビット変換回路３
１８は第３図に示すように、信号Ｓ２１によシ示された
プロセッサ１１のメモリの任意の１アドレス（ＩＡＤ）
をトレース記憶回路３２のメモリ空間上の１ビツトに写
像させるものであシ、この写像の開始、停止タイミング
が前述の開始条件ＡＮＤ回路３１６、終了条件ＡＮＤ回
路３１７から与えられる。
ＡＮＤ回路３１６からの信号はアドレス・ビット変換回
路３１８の作動は開始させ、終了条件ＡＮＤ回路３１７
からの信号はアドレス・ビット変換回路３１８の作動を
停止させる。アドレス・ビット変換回路３１８には信号
８２１が印加されている。アドレス・ビット変換回路３
１８は第３図に示すように、信号Ｓ２１によシ示された
プロセッサ１１のメモリの任意の１アドレス（ＩＡＤ）
をトレース記憶回路３２のメモリ空間上の１ビツトに写
像させるものであシ、この写像の開始、停止タイミング
が前述の開始条件ＡＮＤ回路３１６、終了条件ＡＮＤ回
路３１７から与えられる。
アドレス・ビット変換回路３１８からのビット信号がト
レース記憶回路３２に印加され、メモリ空間の核尚する
ビットをセットする。
レース記憶回路３２に印加され、メモリ空間の核尚する
ビットをセットする。
以下本発明の動作について述べる。基準とするプロセッ
サ１１、従属するプロセッサ１２を切換回路２で選択す
るに先立って、基準プロセッサ１１の作動プログラムを
もとにして開始条件ＡＤＯ。
サ１１、従属するプロセッサ１２を切換回路２で選択す
るに先立って、基準プロセッサ１１の作動プログラムを
もとにして開始条件ＡＤＯ。
ＣＣ０１終了条件ＡＤＺ、 ＣＣＺを設定し、トレース
記憶回路のメモリ内容を零クリアし、さらにアドレス・
メモリ変換回路３１８に対しトレースすべき（７） プロセッサ１１のスタートアドレスＡＤＯ（第３図）と
ストップアドレスＡＤＺの設定を行ない、メモリＭｌｌ
とメモＩＪ Ｍ ３２の対応づけを行なっておく。
記憶回路のメモリ内容を零クリアし、さらにアドレス・
メモリ変換回路３１８に対しトレースすべき（７） プロセッサ１１のスタートアドレスＡＤＯ（第３図）と
ストップアドレスＡＤＺの設定を行ない、メモリＭｌｌ
とメモＩＪ Ｍ ３２の対応づけを行なっておく。
同様にトレース装置４についても、トレース記憶回路の
メモリ内容を零クリアし、アドレス・メモリ変換回路に
対してトレースすべきプロセッサ１２のスタートアドレ
スとストップアドレスの設定を行ない、メモリＭ１２と
メモリＭ４２の対応づけを行なっておく。
メモリ内容を零クリアし、アドレス・メモリ変換回路に
対してトレースすべきプロセッサ１２のスタートアドレ
スとストップアドレスの設定を行ない、メモリＭ１２と
メモリＭ４２の対応づけを行なっておく。
基準プロセッサとしてプロセッサ１１、従属プロセッサ
としてプロセッサ１２を切換回路２で選択させ、複数プ
ロセッサシステム１を作動させる。
としてプロセッサ１２を切換回路２で選択させ、複数プ
ロセッサシステム１を作動させる。
基準プロセッサのプログラム実行が前記設定条件のいず
れかに該当すると、基準プロセッサおよび従属プロセッ
サのプログラム実行におけるアドレスが第３図に図示の
如くアドレス・ビット変換回路でビットに変換されてト
レース記憶回路３２および４２にそれぞれ独立にセット
される。
れかに該当すると、基準プロセッサおよび従属プロセッ
サのプログラム実行におけるアドレスが第３図に図示の
如くアドレス・ビット変換回路でビットに変換されてト
レース記憶回路３２および４２にそれぞれ独立にセット
される。
トレース記憶回路３２および４２へのプログラム実行ア
ドレスの記憶は同じタイミングで始まシ（８） 同じタイミングで終る。トレース記憶回路３２および４
２にセットされたビットは同じ期間に作動したプロセッ
サ１１およびプロセッサ１２のプログラムの作動軌跡を
示す。従って、図示しカい手段によりトレース記憶回路
３２および４２のメモリ内容を読み出しプログラムの作
動軌跡を解析することができる。
ドレスの記憶は同じタイミングで始まシ（８） 同じタイミングで終る。トレース記憶回路３２および４
２にセットされたビットは同じ期間に作動したプロセッ
サ１１およびプロセッサ１２のプログラムの作動軌跡を
示す。従って、図示しカい手段によりトレース記憶回路
３２および４２のメモリ内容を読み出しプログラムの作
動軌跡を解析することができる。
トレース記憶の解析によって、基準プロセッサ１１のし
かるべき機能が実行されたとき従属プロセッサ１２のし
かるべき機能が時を同じくして実行されたかどうかを相
互に検証することができる。
かるべき機能が実行されたとき従属プロセッサ１２のし
かるべき機能が時を同じくして実行されたかどうかを相
互に検証することができる。
また、１つのプロセッサについてみれば、トレース記憶
されたプログラム経路に関する機能は、他の手段による
結果の検証とも組合せて、正尚であることが検証できる
。
されたプログラム経路に関する機能は、他の手段による
結果の検証とも組合せて、正尚であることが検証できる
。
プログラム経路というのはほう大な組合せが考えられる
が、上記のようにプログラム経路を１つづつ検証してい
くことで、複数プロセッサシステムにおけるプログラム
の全経路の検証が行える。
が、上記のようにプログラム経路を１つづつ検証してい
くことで、複数プロセッサシステムにおけるプログラム
の全経路の検証が行える。
本発明のトレース装置は複数プロセッサシステムの処理
実行には何ら影響を与えないので、プログラムデパック
時ばかりでなく、通常動作時にも適用することができる
。
実行には何ら影響を与えないので、プログラムデパック
時ばかりでなく、通常動作時にも適用することができる
。
本発明の実施に当ってはこの他種々の形態をとることが
できる。例えば上記の例示においては基準プロセッサ１
台、従属プロセッサ１台について述べたが従属プロセッ
サを複数台にすることができる。又従属プロセッサの台
数が少ない場合にはプロセッサ毎トレース装置を設け、
但し記録は基準プロセッサに追従させて行う、切換回路
を用いないようにすることができる。
できる。例えば上記の例示においては基準プロセッサ１
台、従属プロセッサ１台について述べたが従属プロセッ
サを複数台にすることができる。又従属プロセッサの台
数が少ない場合にはプロセッサ毎トレース装置を設け、
但し記録は基準プロセッサに追従させて行う、切換回路
を用いないようにすることができる。
さらに、開始条件ＡＮＤ回路、終了条件ＡＮＤ回路に手
動設定スイッチを加え、手動的にトレース開始、停止を
行なわせることができる。
動設定スイッチを加え、手動的にトレース開始、停止を
行なわせることができる。
（７）発明の効果
本発明によれば、複数プロセッサシステムの複数のプロ
セッサの処理実行に影響を与えることなく、並行して作
動している複数のゾロセ、すのプログラム軌跡を特定プ
ロセッサの作動状態を基準として所定期間にわたって記
録させ、複数のプロセッサのデバッグ又はソフトウェア
の検証を確実に打力わせかつ作業能率を向上させること
ができる。
セッサの処理実行に影響を与えることなく、並行して作
動している複数のゾロセ、すのプログラム軌跡を特定プ
ロセッサの作動状態を基準として所定期間にわたって記
録させ、複数のプロセッサのデバッグ又はソフトウェア
の検証を確実に打力わせかつ作業能率を向上させること
ができる。
本発明によればまた、複数プロセッサのデパック又はソ
フトウェアの検証に際し簡単な構成かつ最小限の設備で
スタティックトレースを行わせることができる。
フトウェアの検証に際し簡単な構成かつ最小限の設備で
スタティックトレースを行わせることができる。
第１図は本発明の一実施例としての複数プロセッサシス
テムのスタティックトレース装置の回路図、第２図は第
１図回路の詳細回路図、第３図は本発明のアドレス・ビ
ット変換の概念を示す図である。 ｌ・・・複数プロセッサシステム、２・・・切換回路、
３．４・・・トレース装置、３１．４１・・・制御回路
、３２．４２・・・トレース記憶回路。 第１図 〕 第２図
テムのスタティックトレース装置の回路図、第２図は第
１図回路の詳細回路図、第３図は本発明のアドレス・ビ
ット変換の概念を示す図である。 ｌ・・・複数プロセッサシステム、２・・・切換回路、
３．４・・・トレース装置、３１．４１・・・制御回路
、３２．４２・・・トレース記憶回路。 第１図 〕 第２図
Claims (1)
- 【特許請求の範囲】 ■、複数のプロセッサの任意の１つを基準プロセッサと
し該基準プロセッサのプログラム作動に対し予め設定し
た条件に従ってトレース開始時点及びトレース終了時点
を検出する制御回路、該制御回路の検出信号に応答して
前記トレース開始時点から前記トレース終了時点まで前
記基準プロセッサ及び他のゾロセッサのプログラム作動
結果を記憶させるトレース記憶回路を具備する複数プロ
セッサ用スタティックトレース装置。 ２、前記複数のプロセッサと前記制御回路の間に前記基
準プロセッサおよび前記他のプロセッサを選択する切換
回路を設けた、特許請求の範囲第１項に記載の複数プロ
セッサ用スタティックトレース装置。 ３、前記トレース記憶回路への記憶は前記プロセッサの
１アドレスを１ビツトに対応させて行う、特許請求の範
囲？Ｘ１項又は第２項のいずれかに記載の複数プロセッ
サ用スタティックトレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111932A JPS605347A (ja) | 1983-06-23 | 1983-06-23 | 複数プロセツサ用スタテイツクトレ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111932A JPS605347A (ja) | 1983-06-23 | 1983-06-23 | 複数プロセツサ用スタテイツクトレ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605347A true JPS605347A (ja) | 1985-01-11 |
Family
ID=14573742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111932A Pending JPS605347A (ja) | 1983-06-23 | 1983-06-23 | 複数プロセツサ用スタテイツクトレ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2022138442A1 (ja) * | 2020-12-21 | 2022-06-30 |
-
1983
- 1983-06-23 JP JP58111932A patent/JPS605347A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2022138442A1 (ja) * | 2020-12-21 | 2022-06-30 | ||
| WO2022138442A1 (ja) * | 2020-12-21 | 2022-06-30 | ファナック株式会社 | ラダープログラム解析装置 |
| US12450149B2 (en) | 2020-12-21 | 2025-10-21 | Fanuc Corporation | Ladder program analysis device used in a programmable logic controller (PLC) |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6954878B2 (en) | Break board debugging device | |
| US6175913B1 (en) | Data processing unit with debug capabilities using a memory protection unit | |
| CN117076337B (zh) | 一种数据传输方法、装置、电子设备及可读存储介质 | |
| Hines et al. | Optimizing communication in embedded system co-simulation | |
| CN113064833A (zh) | 一种单片机仿真方法、系统、装置、设备及存储介质 | |
| US7299386B2 (en) | Apparatus and method for detecting address characteristics for use with a trigger generation unit in a target processor | |
| CN116431400A (zh) | 基于fpga的调试控制方法、装置、计算机设备和存储介质 | |
| CN115794577A (zh) | 自动化测试脚本的录制方法、装置、介质、设备及系统 | |
| JPS6142186Y2 (ja) | ||
| JPH0581087A (ja) | プロセサのモニタ方式 | |
| RU2039372C1 (ru) | Резервированная вычислительная система | |
| JPS6216691Y2 (ja) | ||
| US20060212684A1 (en) | Circuit for monitoring a microprocessor and analysis tool and inputs/outputs thereof | |
| JPH0652013A (ja) | トレース回路 | |
| JPH03161846A (ja) | デバッグ回路 | |
| JPS6270947A (ja) | デバグ割込み制御方式 | |
| JPH0540653A (ja) | デバツグ装置及びデバツグ方法 | |
| JPH1083320A (ja) | マイクロプロセッサ内蔵装置 | |
| US7194401B2 (en) | Configuration for in-circuit emulation of a program-controlled unit | |
| JPS59161748A (ja) | デバツグ装置 | |
| JPS6345649A (ja) | プロセツサの動作トレ−ス方式 | |
| JPS61131128A (ja) | 自己診断方式 | |
| Mendelson | Faults Marking-A Different Approach For Fault Injection | |
| JPS6327933A (ja) | トレ−ス用メモリ構成方式 | |
| JPS60147853A (ja) | マイクロプロセツサ走行状態履歴格納方式 |