JPH03162120A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03162120A JPH03162120A JP1303998A JP30399889A JPH03162120A JP H03162120 A JPH03162120 A JP H03162120A JP 1303998 A JP1303998 A JP 1303998A JP 30399889 A JP30399889 A JP 30399889A JP H03162120 A JPH03162120 A JP H03162120A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- dummy load
- bicmos
- chip
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＢｉＣＭＯＳ方式のゲ
ートと同等のダミー負荷（論理機能的には不要だが、信
号遅延の目的で必要な負荷）を有する半導体装置に関す
る。
ートと同等のダミー負荷（論理機能的には不要だが、信
号遅延の目的で必要な負荷）を有する半導体装置に関す
る。
従来この種の半導体装置は第４図に示すように、ＢｉＣ
ＭＯＳ方式と同等のダミー負荷を得るために、ＢｉＣＭ
ＯＳ方式のＩｎｖｅｒｔｅｒゲートまたは２ＮＡＮＤゲ
ート等のＢｉＣＭＯＳゲートそのものを用いていた。
ＭＯＳ方式と同等のダミー負荷を得るために、ＢｉＣＭ
ＯＳ方式のＩｎｖｅｒｔｅｒゲートまたは２ＮＡＮＤゲ
ート等のＢｉＣＭＯＳゲートそのものを用いていた。
上述した従来の半導体装置はダミー負荷を得るという目
的のみでＢｉＣＭＯＳ方式のゲートそのものを使用して
いるが、ＢｉＣＭＯＳ方式のゲートで出力段として使わ
れているバイポーラトランジスタはダミー負荷として関
係している入力段にほとんど影響を与えず、しかもゲー
トの約２／３の面積を占めておりチ，プ内に無駄な面積
を生じさせるという欠点があった。
的のみでＢｉＣＭＯＳ方式のゲートそのものを使用して
いるが、ＢｉＣＭＯＳ方式のゲートで出力段として使わ
れているバイポーラトランジスタはダミー負荷として関
係している入力段にほとんど影響を与えず、しかもゲー
トの約２／３の面積を占めておりチ，プ内に無駄な面積
を生じさせるという欠点があった。
本発明の半導体装置は、所定のゲートの出力にＢｉＣＭ
ＯＳ方式のゲートと同等のダミー負荷を付加する半導体
装置において、前記ダミー負荷が前記ＢｉＣＭＯＳ方式
の前記ゲートの入力端子に直接接続されているＭＯＳ｝
ランジスタのみで擬似的にゲートを構成している。
ＯＳ方式のゲートと同等のダミー負荷を付加する半導体
装置において、前記ダミー負荷が前記ＢｉＣＭＯＳ方式
の前記ゲートの入力端子に直接接続されているＭＯＳ｝
ランジスタのみで擬似的にゲートを構成している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すＭＯＳ｝ランジス
タのみで擬似的に構戒したダミー負荷Ｉｎｖｅｒｔｅｒ
ゲートの回路図である。第２図は第１図のダミー負荷を
用いた回路のリングオシレータであり、これは発振周波
数によって回路の遅延特性を得るものでありＩｎｖｅｒ
ｔｅｒゲー｝Ｇｌを奇数段接続して構成される。
タのみで擬似的に構戒したダミー負荷Ｉｎｖｅｒｔｅｒ
ゲートの回路図である。第２図は第１図のダミー負荷を
用いた回路のリングオシレータであり、これは発振周波
数によって回路の遅延特性を得るものでありＩｎｖｅｒ
ｔｅｒゲー｝Ｇｌを奇数段接続して構成される。
ＢｉＣＭＯＳ方式のゲートと同等のダミー負荷を用いた
部分Ｅｌ，Ｅ２は従来は第４図のＢｉＣＭＯＳ方式のＩ
ｎｖｅｒｔｅｒゲートを使っていたが、本実施例では第
１図のダミー負荷Ｅ１等を使用する。
部分Ｅｌ，Ｅ２は従来は第４図のＢｉＣＭＯＳ方式のＩ
ｎｖｅｒｔｅｒゲートを使っていたが、本実施例では第
１図のダミー負荷Ｅ１等を使用する。
従ってダミー負荷Ｅは、従来の第４図の回路のバイボー
ラトランジスタＢｉＴｒ及びＮ−ＭＯＳトランジスタＮ
４分だけチップサイズが低減できる。
ラトランジスタＢｉＴｒ及びＮ−ＭＯＳトランジスタＮ
４分だけチップサイズが低減できる。
第３図は本発明の第２の実施例のＢｉＣＭＯＳ方式のゲ
ートの遅延時間を求める回路である。
ートの遅延時間を求める回路である。
入力端子Ａ２から出力端子の０２，０３，０４の遅延時
間を求め、リファレンスバス分Ｈ １ ノ遅延時間を差
し引き被測定ゲートの段数で割れば１段当りの遅延時間
が求まる。
間を求め、リファレンスバス分Ｈ １ ノ遅延時間を差
し引き被測定ゲートの段数で割れば１段当りの遅延時間
が求まる。
ここで被測定ゲー｝ＤＩに被測定ゲートＤＩと同等のフ
ァンアウト負荷Ｅ３を付加する場合において被測定ゲー
｝ＤＩの同サイズのゲートである第１図のダミー負荷を
用いている。
ァンアウト負荷Ｅ３を付加する場合において被測定ゲー
｝ＤＩの同サイズのゲートである第１図のダミー負荷を
用いている。
第３の実施例としては、一般的な回路でクロック信号の
タイミングを調整する目的で第１図のダミー負荷を用い
る。
タイミングを調整する目的で第１図のダミー負荷を用い
る。
なお、上述の３つの実施例では第ｌ図の様にＢｉｃＭＯ
ｓ方式のゲートと同サイズのトランジスタを用いてＭＯ
Ｓ｝ランジスタのみでＩｎｖｅｒｔｅｒを構成し、これ
をダミー負荷としていたが、同様にして同サイズのトラ
ンジスタを使用してＮＡＮＤゲー｝，ＮＯＲゲート等の
他のゲートを構成しこれをダミー負荷として用いること
も本発明に含まれる。
ｓ方式のゲートと同サイズのトランジスタを用いてＭＯ
Ｓ｝ランジスタのみでＩｎｖｅｒｔｅｒを構成し、これ
をダミー負荷としていたが、同様にして同サイズのトラ
ンジスタを使用してＮＡＮＤゲー｝，ＮＯＲゲート等の
他のゲートを構成しこれをダミー負荷として用いること
も本発明に含まれる。
以上説明したように本発明は、ＢｉＣＭＯＳ方式のゲー
トのダミー負荷をＢｉＣＭＯＳ方式のゲートの入力端子
に直接接続されているＭＯＳ｝ランジスタのみで擬似的
にゲートを構成し、これをＢｉＣＭＯＳ方式のゲートと
同等のダミー負荷として使用することにより、ダミー負
荷で占めていた部分を大幅に減少させることができ、チ
ップの有効面積を増加させ、より多くの回路をチップに
盛り込むことができる。
トのダミー負荷をＢｉＣＭＯＳ方式のゲートの入力端子
に直接接続されているＭＯＳ｝ランジスタのみで擬似的
にゲートを構成し、これをＢｉＣＭＯＳ方式のゲートと
同等のダミー負荷として使用することにより、ダミー負
荷で占めていた部分を大幅に減少させることができ、チ
ップの有効面積を増加させ、より多くの回路をチップに
盛り込むことができる。
あるいはチップ面積を減少させることもでき、それによ
って歩留りを向上させることもできるこ効果がある。
って歩留りを向上させることもできるこ効果がある。
第１図は本発明の第ｌの実施例を示すＭＯＳ｝ランジス
タのみで擬似的に構成したダミー負荷の回路図、第２図
は第１図のダミー負荷を用いた回路であるリングオシレ
ータの論理回路図、第３図は本発明の第２の実施例のＢ
ｉＣＭＯＳ方式のゲートの遅延時間を測定する回路の論
理回路図、第４図は従来の半導体装置の一例のダミー負
荷として用いていたＢｉＣＭＯＳ方式のＩｎｖｅｒｔｅ
ｒゲートの回路図である。 Ｐ１・・・・・・Ｐ−ＭＯＳ｝ランジスタ、Ｎ１〜Ｎ４
・・・・・・Ｎ−ＭＯＳ｝ランジスタ，Ｂｌ．Ｂ２・・
・・・・バイボーラトランジスタ、ＡＩ，Ａ２・・・・
・・入力端子、０１〜０４・・・・・・出力端子、Ｇ１
・・・・・・Ｉｎｖｅｒｔｅｒゲート、Ｄｉ，Ｄ２・・
・・・・被測定ゲート、Ｅ１〜Ｅ８・・・・・・ダミー
負荷用Ｉｎｖｅｒｔｅｒ、Ｆ１・・・・・・ＡＮＤゲ−
｝、Ｃｌ〜Ｃ３・・・・・・入カハッファ、Ｃ４〜Ｃ６
・・・・・・出力ハッファ、Ｈｌ・・・・・・リファレ
ンスパス。
タのみで擬似的に構成したダミー負荷の回路図、第２図
は第１図のダミー負荷を用いた回路であるリングオシレ
ータの論理回路図、第３図は本発明の第２の実施例のＢ
ｉＣＭＯＳ方式のゲートの遅延時間を測定する回路の論
理回路図、第４図は従来の半導体装置の一例のダミー負
荷として用いていたＢｉＣＭＯＳ方式のＩｎｖｅｒｔｅ
ｒゲートの回路図である。 Ｐ１・・・・・・Ｐ−ＭＯＳ｝ランジスタ、Ｎ１〜Ｎ４
・・・・・・Ｎ−ＭＯＳ｝ランジスタ，Ｂｌ．Ｂ２・・
・・・・バイボーラトランジスタ、ＡＩ，Ａ２・・・・
・・入力端子、０１〜０４・・・・・・出力端子、Ｇ１
・・・・・・Ｉｎｖｅｒｔｅｒゲート、Ｄｉ，Ｄ２・・
・・・・被測定ゲート、Ｅ１〜Ｅ８・・・・・・ダミー
負荷用Ｉｎｖｅｒｔｅｒ、Ｆ１・・・・・・ＡＮＤゲ−
｝、Ｃｌ〜Ｃ３・・・・・・入カハッファ、Ｃ４〜Ｃ６
・・・・・・出力ハッファ、Ｈｌ・・・・・・リファレ
ンスパス。
Claims (1)
- 所定のゲートの出力にＢｉＣＭＯＳ方式のゲートと同等
のダミー負荷を付加する半導体装置において、前記ダミ
ー負荷が前記ＢｉＣＭＯＳ方式の前記ゲートの入力端子
に直接接続されているＭＯＳトランジスタのみで擬似的
にゲートを構成していることを特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1303998A JPH03162120A (ja) | 1989-11-21 | 1989-11-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1303998A JPH03162120A (ja) | 1989-11-21 | 1989-11-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162120A true JPH03162120A (ja) | 1991-07-12 |
Family
ID=17927822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1303998A Pending JPH03162120A (ja) | 1989-11-21 | 1989-11-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0550834U (ja) * | 1991-12-05 | 1993-07-02 | 株式会社アドバンテスト | 微小可変遅延回路 |
-
1989
- 1989-11-21 JP JP1303998A patent/JPH03162120A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0550834U (ja) * | 1991-12-05 | 1993-07-02 | 株式会社アドバンテスト | 微小可変遅延回路 |
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