JPH0316228A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0316228A JPH0316228A JP14960089A JP14960089A JPH0316228A JP H0316228 A JPH0316228 A JP H0316228A JP 14960089 A JP14960089 A JP 14960089A JP 14960089 A JP14960089 A JP 14960089A JP H0316228 A JPH0316228 A JP H0316228A
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔政業上の利川分野〕
本発明は，電界効果トランジスタの構造とその製造方法
に関する。
に関する。
電昇効果トランジスタにおいて２段リセス檎造を実現す
る方法には、アイイーイーイー，インターナショナル
エレクトロン デバイス ミーティング 予稿集（１９
８８年）第１７２頁から第１ ７ ５頁 （１）ｆ？ｌ
ｈ，１ｈｌ）Ｍ．１ ９ ８ ８ ， ｐ
ｐ ． １ ７ ２ 〜１７５）記載の技術
がある。本従来例において、リセス構造はウェットエツ
チング法により形或されるので、形或後のリセス形状の
制御性，均一性の点で問題があった． ｒ発明が解決しようとする課題〕 本発明は，前記従来技術の問題点である、リセス構造形
成時の制御性，均一性の不安定さを改袢することを目的
とする． ｃａｍを解決するための手段〕 上記目的を′ｔ！！！或するために、本発］リ」は以ド
の技術手段を用いた。
る方法には、アイイーイーイー，インターナショナル
エレクトロン デバイス ミーティング 予稿集（１９
８８年）第１７２頁から第１ ７ ５頁 （１）ｆ？ｌ
ｈ，１ｈｌ）Ｍ．１ ９ ８ ８ ， ｐ
ｐ ． １ ７ ２ 〜１７５）記載の技術
がある。本従来例において、リセス構造はウェットエツ
チング法により形或されるので、形或後のリセス形状の
制御性，均一性の点で問題があった． ｒ発明が解決しようとする課題〕 本発明は，前記従来技術の問題点である、リセス構造形
成時の制御性，均一性の不安定さを改袢することを目的
とする． ｃａｍを解決するための手段〕 上記目的を′ｔ！！！或するために、本発］リ」は以ド
の技術手段を用いた。
１．ゲート電也が被着される半導体パの上に、異なる３
荊の半導体屑を設け、かつその中間層に、Ａｌを或分に
もつ半導体層を導入する．２．ゲート電極近傍を２段に
リセスエツチングするにあたって、ドライエッチング法
を用いる。
荊の半導体屑を設け、かつその中間層に、Ａｌを或分に
もつ半導体層を導入する．２．ゲート電極近傍を２段に
リセスエツチングするにあたって、ドライエッチング法
を用いる。
このとき、第１周の半導体Ｍを第２屑の半導体層に対し
選択的にエッチングする。さらに、第３屑の半導体入り
を、そのドにあるゲート電極を被蔚する半辱体肋に対し
選択的にエッチングする。
選択的にエッチングする。さらに、第３屑の半導体入り
を、そのドにあるゲート電極を被蔚する半辱体肋に対し
選択的にエッチングする。
１．ゲート電極が被着される半導体ハの上に設けられた
３層の半導体屑のうち，Ａｌを含む半導体層は第１の半
導体層を選択的にエッチングする際のストツバＭとして
作用する． ２．第１及び第３の半導体＾゜クを選択的にエッチング
することにより、２段リセスのそれぞれの段差の均一性
及び加工制御性が飛閉的に向上する。
３層の半導体屑のうち，Ａｌを含む半導体層は第１の半
導体層を選択的にエッチングする際のストツバＭとして
作用する． ２．第１及び第３の半導体＾゜クを選択的にエッチング
することにより、２段リセスのそれぞれの段差の均一性
及び加工制御性が飛閉的に向上する。
以ド、本発明をＡ Ｑ （ｊ ａ Ａ ｓ ／ Ｇ ａ
Ａ ｓ系２１）ｌ｛ Ｇ ＦＥ ′１’に適用した場
合の一実施例を偽上図ａ ” ８により説明する。
Ａ ｓ系２１）ｌ｛ Ｇ ＦＥ ′１’に適用した場
合の一実施例を偽上図ａ ” ８により説明する。
第１図ａに示すように、Ｇ ａ Ａ ｓ．ｊＡ板上上に
、ドープしないＧａＡｓ＞Ｍ（４０００人）２，トープ
しないＡ Ｑｏ．ｓＧ ａｏ．７Ａ ｓ Ｊｆｉ（２
０人）３，ＳｉドープＡ Ｑ ｏ．ａＧ ａ ０．７Ａ
Ｓ 周（ ２ Ｘ土０１＆ＣＩＩ＋−８３００λ）４
，ドープしないＡ Ｑ ｏ．ａＯ ．：ｌ Ｏ．７Ａ
Ｓ１（１００人）ｂ，Ｓｉドーブ（ｊ ａ Ａ ｓ ｊ
＋’ｌ （ １ ×１０１７ω″″”／ＯＯＡ）６，Ｓ
ｉドープＡ Ｑ ｏ．ｉＩＳＧ ａ ｏ．ａｓＡ ｓ
ｋｌ （ ２ Ｘ土０エ゛’ｍ−”，ｂ（ＪＡ）’７，
ＳｉドーブＧａＡｓＡ’＃（２Ｘ上０”ｃｍ−’１００
０人）８をエビタキシャノレ或長させる。ｔｔｂエビタ
キシャル或重はＭＢＥｉで行なう。
、ドープしないＧａＡｓ＞Ｍ（４０００人）２，トープ
しないＡ Ｑｏ．ｓＧ ａｏ．７Ａ ｓ Ｊｆｉ（２
０人）３，ＳｉドープＡ Ｑ ｏ．ａＧ ａ ０．７Ａ
Ｓ 周（ ２ Ｘ土０１＆ＣＩＩ＋−８３００λ）４
，ドープしないＡ Ｑ ｏ．ａＯ ．：ｌ Ｏ．７Ａ
Ｓ１（１００人）ｂ，Ｓｉドーブ（ｊ ａ Ａ ｓ ｊ
＋’ｌ （ １ ×１０１７ω″″”／ＯＯＡ）６，Ｓ
ｉドープＡ Ｑ ｏ．ｉＩＳＧ ａ ｏ．ａｓＡ ｓ
ｋｌ （ ２ Ｘ土０エ゛’ｍ−”，ｂ（ＪＡ）’７，
ＳｉドーブＧａＡｓＡ’＃（２Ｘ上０”ｃｍ−’１００
０人）８をエビタキシャノレ或長させる。ｔｔｂエビタ
キシャル或重はＭＢＥｉで行なう。
客五、第１図ｂに７１＜すように、ホ１−リソグラフ？
ー工程と真空蒸着法を用いて，ソース電極１０，ドレイ
ン電極９を形成する．電極金屈には、Ａｕ（１０００人
）／Ｎｉ （ＩＯＯＡ）／ＡｕＧｅ（５ ０ Ｏ Ａ
）を川い、４００℃１分のアロイを行なう。
ー工程と真空蒸着法を用いて，ソース電極１０，ドレイ
ン電極９を形成する．電極金屈には、Ａｕ（１０００人
）／Ｎｉ （ＩＯＯＡ）／ＡｕＧｅ（５ ０ Ｏ Ａ
）を川い、４００℃１分のアロイを行なう。
次に、第１図Ｃにボすように、ホトリソグラフィーエ描
を用いて、ホトレジスト１ｌの開口部を上記ソース′Ｉ
ｉ！極１０とドレイン電極９の間に設ける。続いて、該
開口部を通してＳｉドープＧａＡｓ屑８を選択的にエッ
チングする。核エッチングにはドライエッチング法を用
い、エッチングガスには、Ｃ Ｃ Ｑ ｚ Ｆ２とＨｅ
の混合ガスを使用する。
を用いて、ホトレジスト１ｌの開口部を上記ソース′Ｉ
ｉ！極１０とドレイン電極９の間に設ける。続いて、該
開口部を通してＳｉドープＧａＡｓ屑８を選択的にエッ
チングする。核エッチングにはドライエッチング法を用
い、エッチングガスには、Ｃ Ｃ Ｑ ｚ Ｆ２とＨｅ
の混合ガスを使用する。
次に第１図ｄに示すように，ＳｉドープＧ ａ Ａ ｓ
か１８が除去された部分にソース電極１０側に寄せてホ
トレジスト１２の窓を設ける。続いて該ホトレジスト１
２の窓を通してＳｉドープ Ａ Ｑ Ｏ．ｌ５Ｇ ａ ｏ．ａｓＡ ｓ層７とＳｉド
ープＣｉ ａ Ａ ｓｗｔ６の一部をエッチングする。
か１８が除去された部分にソース電極１０側に寄せてホ
トレジスト１２の窓を設ける。続いて該ホトレジスト１
２の窓を通してＳｉドープ Ａ Ｑ Ｏ．ｌ５Ｇ ａ ｏ．ａｓＡ ｓ層７とＳｉド
ープＣｉ ａ Ａ ｓｗｔ６の一部をエッチングする。
エッチングには二億■，Ｏａ： Ｈ忠０ス：Ｈ２０の混
合液を用いる．続残るＳｉドープＧ ａ Ａ ｓ ％
６を選択的にエツナングする。該エツナングには、ドラ
イエッチング法を用いる。
合液を用いる．続残るＳｉドープＧ ａ Ａ ｓ ％
６を選択的にエツナングする。該エツナングには、ドラ
イエッチング法を用いる。
次に、第ｌ図ｅに小ずように、前記のホトレジスト１２
の窓を通してＡｌ （５０００入）をα空Ｓノｔした
後、リフトオフして、ゲー＋−ｍｔ＋４４ｔ３を形成す
る。
の窓を通してＡｌ （５０００入）をα空Ｓノｔした
後、リフトオフして、ゲー＋−ｍｔ＋４４ｔ３を形成す
る。
以上の方法により，オフセットゲート及び２段リセス構
造が形成できる。２段日のリセス深さは常にＧ ａ Ａ
ｓ ｌ’ｌ ６とＡ Ｑ ｏ．ｔａＧ ａ ｏ．ａａ
Ａ ｓ ｉ’Ｊ ’！の１リさの和の算しくなるので、
表１ｒ１１ポテンシャルの影響を過小足なく、かつ大口
径のウエーハＥにおいでも極めて均一性よく除くことが
できる。従って、２１Ｊ Ｅ Ｇ ？” Ｅ ’ｌ’に
おいて爪のゲート′屯ハミを印加した際でも相互コンダ
クタンスの劣化が抑制されるので、大信号動作時での出
力利得が約２０％改袢される。
造が形成できる。２段日のリセス深さは常にＧ ａ Ａ
ｓ ｌ’ｌ ６とＡ Ｑ ｏ．ｔａＧ ａ ｏ．ａａ
Ａ ｓ ｉ’Ｊ ’！の１リさの和の算しくなるので、
表１ｒ１１ポテンシャルの影響を過小足なく、かつ大口
径のウエーハＥにおいでも極めて均一性よく除くことが
できる。従って、２１Ｊ Ｅ Ｇ ？” Ｅ ’ｌ’に
おいて爪のゲート′屯ハミを印加した際でも相互コンダ
クタンスの劣化が抑制されるので、大信号動作時での出
力利得が約２０％改袢される。
ところで、上述のように表向ポテンシャルの影響を過不
足なく除くためには， Ｇ ａ Ａ ｓ ）ｐｉ ６と
Ａ Ｑ ｏ．ｘｓＧ ａ ｏ．ｓ＋ｓＡ ｓ Ｍｌ ’
／の厚さの和は、表＋１ＴＩポテンシャルによる空乏ノ
１゜ｌＩの広がりにほぼ算しい厚さになるように設定さ
れるものとする。実際には、Ａ Ｑ ｏ＊ｘｓＧ ａ
Ｑ．ｌＩ３Ａ ｓ ｋ４’７は薄いことが望ましいので
、近似的に無視し、Ｇ ａ Ａ ｓ ｌ’Ｊ ６の厚み
ｔを次式により設定する。
足なく除くためには， Ｇ ａ Ａ ｓ ）ｐｉ ６と
Ａ Ｑ ｏ．ｘｓＧ ａ ｏ．ｓ＋ｓＡ ｓ Ｍｌ ’
／の厚さの和は、表＋１ＴＩポテンシャルによる空乏ノ
１゜ｌＩの広がりにほぼ算しい厚さになるように設定さ
れるものとする。実際には、Ａ Ｑ ｏ＊ｘｓＧ ａ
Ｑ．ｌＩ３Ａ ｓ ｋ４’７は薄いことが望ましいので
、近似的に無視し、Ｇ ａ Ａ ｓ ｌ’Ｊ ６の厚み
ｔを次式により設定する。
ここで、εはＧ ａ Ａ ｓ層６の誘屯串，Ｎは濃度，
ｑは索ｖｆＬ荷．Ｖｓは表１ｍポテンシャル（約０．’
／Ｖ）である。
ｑは索ｖｆＬ荷．Ｖｓは表１ｍポテンシャル（約０．’
／Ｖ）である。
上記実施例においては、本発叫をＡｆｆｉＧａＡｓ／
Ｇ ａ Ａ ｓ系｝Ｉ Ｅ： Ｍ ’ｉ’に適用した場
合について述べたが、本発明は他の２ １） Ｅ Ｇ
｝−’ ．？： ’ｉ’にも泗川できる。例として１
ｎ Ａ Ｑ Ａ ｓ ／ Ｌ ｎ Ｇ ａ Ａ ｓ系の
２ Ｌ） Ｅ： ａ ｉ−’ ｂ： ＴやＡ Ｑ Ｇ
ａ Ａ ｓ ／ ．Ｌ ｎ Ｇ ａ Ａ ｓ系の２ １
） Ｍ Ｇ Ｆｈ： ’Ｌ’が挙げられる。
Ｇ ａ Ａ ｓ系｝Ｉ Ｅ： Ｍ ’ｉ’に適用した場
合について述べたが、本発明は他の２ １） Ｅ Ｇ
｝−’ ．？： ’ｉ’にも泗川できる。例として１
ｎ Ａ Ｑ Ａ ｓ ／ Ｌ ｎ Ｇ ａ Ａ ｓ系の
２ Ｌ） Ｅ： ａ ｉ−’ ｂ： ＴやＡ Ｑ Ｇ
ａ Ａ ｓ ／ ．Ｌ ｎ Ｇ ａ Ａ ｓ系の２ １
） Ｍ Ｇ Ｆｈ： ’Ｌ’が挙げられる。
本発明によれば、２段リセス構造が制御性及び均一性よ
く形成できるので，以ドの如き効果が得られる． ■．索子の特性ばらつきが低減でき、素子を集積化した
際の特性が向上する。
く形成できるので，以ドの如き効果が得られる． ■．索子の特性ばらつきが低減でき、素子を集積化した
際の特性が向上する。
２．２段リセス構造における２段目の段差を設ける主た
る目的は表＋ｈｉポテンシャルの影響を除くことである
が、エッチング制御性が向上されることにより、表而ポ
テンシャルの影響を過小足なく除くことができ、索子特
性が向上する．
る目的は表＋ｈｉポテンシャルの影響を除くことである
が、エッチング制御性が向上されることにより、表而ポ
テンシャルの影響を過小足なく除くことができ、索子特
性が向上する．
第１図ａ−ｅは、本発明をＡｌＧａＡｓ／ＧａＡｓ系２
υＥ Ｇ Ｆ ．ｈ： ’ｌ’の製造において実施した
例を説明する索ｔ部の加工工程の断四図である．１・・
・Ｇ ａ Ａ ｓ半絶縁性裁板、２・・・ドープしない
ａ ａ Ａ ｓ ｋ’ｌ、３・・・ドーブしなイＡ ｔ
ｌｏ．ｓＧａｏ．７Ａｓ別、４ − Ｓ ｉドーブ八Ｑ
ｏ．ａＧ ａ ｏ．ｖＡ Ｓ Ｘ、ｂ−．ドープしな
いＡ Ｑ ｏ．ａＧ ａ ０．７Ａ Ｓ Ａ’ｔ、６
・−Ｓ ｉドープ（ｊ ａ Ａ ｓ ７１’／、゛／・
・・ＳｉドーブＡ Ａ ｏ．ｔｓＧ ａ ｏ．ａｓＡ
ｓ層、８・・・Ｓｉドープ（ｊ ａ Ａ ｓ周、９・・
・ドレイン電極、１０・・・ソース屯極、１１，１２・
・・ホトレジス１へ、工３・・・ゲート電極。
υＥ Ｇ Ｆ ．ｈ： ’ｌ’の製造において実施した
例を説明する索ｔ部の加工工程の断四図である．１・・
・Ｇ ａ Ａ ｓ半絶縁性裁板、２・・・ドープしない
ａ ａ Ａ ｓ ｋ’ｌ、３・・・ドーブしなイＡ ｔ
ｌｏ．ｓＧａｏ．７Ａｓ別、４ − Ｓ ｉドーブ八Ｑ
ｏ．ａＧ ａ ｏ．ｖＡ Ｓ Ｘ、ｂ−．ドープしな
いＡ Ｑ ｏ．ａＧ ａ ０．７Ａ Ｓ Ａ’ｔ、６
・−Ｓ ｉドープ（ｊ ａ Ａ ｓ ７１’／、゛／・
・・ＳｉドーブＡ Ａ ｏ．ｔｓＧ ａ ｏ．ａｓＡ
ｓ層、８・・・Ｓｉドープ（ｊ ａ Ａ ｓ周、９・・
・ドレイン電極、１０・・・ソース屯極、１１，１２・
・・ホトレジス１へ、工３・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 １、電界効果トランジスタにおいて、ゲート電極が被着
される半導体層がＡｌを成分に含み、かつ該半導体層の
上に、異なる３層の半導体層が設けられており、かつゲ
ート電極近傍では上記３層の半導体層のうち表面の１層
及至２層が除かれて２段リセス構造を有することを特徴
とする電界効果トランジスタ。 ２、請求項１記載の電界効果トランジスタにおいて、異
なる３層の半導体層の中間層が、Ａｌを成分に含むこと
を特徴とする電界効果トランジスタ。 ３、請求項２記載の電界効果トランジスタを製造する方
法において、表面の第２層目の半導体層をドライエッチ
ングのストッパ層として用いることにより、表面の第１
層目を選択的にエッチングし、続いて第２層の半導体層
及び第３層の半導体層の一部をウェットエッチングし、
続いて第３層の半導体層が上記ゲート電極が被着される
半導体層に対し選択的にエッチングされることを特徴と
する電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149600A JP2915003B2 (ja) | 1989-06-14 | 1989-06-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149600A JP2915003B2 (ja) | 1989-06-14 | 1989-06-14 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316228A true JPH0316228A (ja) | 1991-01-24 |
| JP2915003B2 JP2915003B2 (ja) | 1999-07-05 |
Family
ID=15478749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149600A Expired - Fee Related JP2915003B2 (ja) | 1989-06-14 | 1989-06-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2915003B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5843849A (en) * | 1995-06-14 | 1998-12-01 | Nippondenso Co., Ltd. | Semiconductor wafer etching process and semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202564A (ja) * | 1986-03-03 | 1987-09-07 | Agency Of Ind Science & Technol | ヘテロ接合電界効果トランジスタ |
| JPH02101751A (ja) * | 1988-10-08 | 1990-04-13 | Fujitsu Ltd | 半導体装置 |
-
1989
- 1989-06-14 JP JP1149600A patent/JP2915003B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202564A (ja) * | 1986-03-03 | 1987-09-07 | Agency Of Ind Science & Technol | ヘテロ接合電界効果トランジスタ |
| JPH02101751A (ja) * | 1988-10-08 | 1990-04-13 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5843849A (en) * | 1995-06-14 | 1998-12-01 | Nippondenso Co., Ltd. | Semiconductor wafer etching process and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2915003B2 (ja) | 1999-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |