JPH06177162A - 化合物半導体ｆｅｔ及びその製造方法 - Google Patents
化合物半導体ｆｅｔ及びその製造方法Info
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- JPH06177162A JPH06177162A JP32388092A JP32388092A JPH06177162A JP H06177162 A JPH06177162 A JP H06177162A JP 32388092 A JP32388092 A JP 32388092A JP 32388092 A JP32388092 A JP 32388092A JP H06177162 A JPH06177162 A JP H06177162A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】リセス領域内にリセス端から離れて形成された
ゲート電極を有する化合物電界効果トランジスタ（ＦＥ
Ｔ）において、ワイドリセス深さを増大してゲート・ド
レイン耐圧（ＢＶｇｄ）を向上させた時、同時にソース
抵抗Ｒｓも増大し相互コンダクタンス（Ｇｍ）の低下を
招く。この現象を改善する。 【構成】リセス領域内にリセス端から離れて形成された
ゲート電極を有する化合物半導体ＦＥＴにおいて、リセ
ス内部に形成されたゲート金属１１の、ソース側のリセ
ス１２とドレイン側のリセス１３をそれぞれ独立に形成
し、ドレイン側に比べてソース側のリセス深さを浅くす
ることにより、高耐圧を維持したままで高い相互コンダ
クタンス（Ｇｍ）を有するＦＥＴを得ることが出来る。
ゲート電極を有する化合物電界効果トランジスタ（ＦＥ
Ｔ）において、ワイドリセス深さを増大してゲート・ド
レイン耐圧（ＢＶｇｄ）を向上させた時、同時にソース
抵抗Ｒｓも増大し相互コンダクタンス（Ｇｍ）の低下を
招く。この現象を改善する。 【構成】リセス領域内にリセス端から離れて形成された
ゲート電極を有する化合物半導体ＦＥＴにおいて、リセ
ス内部に形成されたゲート金属１１の、ソース側のリセ
ス１２とドレイン側のリセス１３をそれぞれ独立に形成
し、ドレイン側に比べてソース側のリセス深さを浅くす
ることにより、高耐圧を維持したままで高い相互コンダ
クタンス（Ｇｍ）を有するＦＥＴを得ることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体ＦＥＴ及
びその製造方法に関し、特にリセス構造を有する化合物
半導体ＦＥＴ及びその製造方法に関する。
びその製造方法に関し、特にリセス構造を有する化合物
半導体ＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】化合物半導体ＦＥＴは、シリコンに比べ
電子移動度が大きい等の理由でマイクロ波帯で広く用い
られている。ＧａＡｓＦＥＴでは、（１）高耐圧化が可
能である。（２）エピタキシャル基板を用いた際に高キ
ャリア濃度を有するキャップ層を選択的に除去できる、
等の理由で図４に示す様なリセス構造が広く採用されて
おり、その構造はゲート金属の左右で対称でありゲート
金属のドレイン側とソース側でリセス深さは等しくなっ
ている。リセス深さＷとゲート耐圧 (BreakdownVoltag
e;gate-drain,BVgd)の間には活性層厚さをＡ、キャップ
層厚さをＢとした時、ＢＶｇｄは（Ａ＋Ｂ−Ｗ）に反比
例するという関係がありＢＶｇｄを向上させる為にはリ
セス深さＷを大きくしなくてはならない。
電子移動度が大きい等の理由でマイクロ波帯で広く用い
られている。ＧａＡｓＦＥＴでは、（１）高耐圧化が可
能である。（２）エピタキシャル基板を用いた際に高キ
ャリア濃度を有するキャップ層を選択的に除去できる、
等の理由で図４に示す様なリセス構造が広く採用されて
おり、その構造はゲート金属の左右で対称でありゲート
金属のドレイン側とソース側でリセス深さは等しくなっ
ている。リセス深さＷとゲート耐圧 (BreakdownVoltag
e;gate-drain,BVgd)の間には活性層厚さをＡ、キャップ
層厚さをＢとした時、ＢＶｇｄは（Ａ＋Ｂ−Ｗ）に反比
例するという関係がありＢＶｇｄを向上させる為にはリ
セス深さＷを大きくしなくてはならない。
【０００３】
【発明が解決しようとする課題】この従来の構造ではリ
セス深さを大きくして素子の高耐圧化を行った場合、ソ
ース側のリセス深さも同時に増大してその結果ソース抵
抗が増大してしまうという問題点があった。
セス深さを大きくして素子の高耐圧化を行った場合、ソ
ース側のリセス深さも同時に増大してその結果ソース抵
抗が増大してしまうという問題点があった。
【０００４】ソース抵抗が増大すると素子の特性を決め
る重要なパラメーターである相互コンダクタンス（Ｇ
ｍ）が低下し所望のマイク波特性を得ることが出来な
い。
る重要なパラメーターである相互コンダクタンス（Ｇ
ｍ）が低下し所望のマイク波特性を得ることが出来な
い。
【０００５】本発明の目的は、従来の問題点を除去し、
高耐圧を維持したままで高い相互コンダクタンス（Ｇ
ｍ）を有する化合物半導体ＦＥＴ及びその製造方法を提
供することにある。
高耐圧を維持したままで高い相互コンダクタンス（Ｇ
ｍ）を有する化合物半導体ＦＥＴ及びその製造方法を提
供することにある。
【０００６】
【課題を解決するための手段】本発明の第１の発明の化
合物半導体ＦＥＴはリセス領域内にリセス端から離れて
形成されたゲート電極を有する化合物半導体電界効果ト
ランジスタにおいて、ゲート金属のソース側のリセス深
さがドレイン側のリセス深さに比べ浅いことを特徴とし
て構成される。
合物半導体ＦＥＴはリセス領域内にリセス端から離れて
形成されたゲート電極を有する化合物半導体電界効果ト
ランジスタにおいて、ゲート金属のソース側のリセス深
さがドレイン側のリセス深さに比べ浅いことを特徴とし
て構成される。
【０００７】又、本発明の第２の発明の化合物半導体の
製造方法は、高濃度キャリアキャップ層の下に活性層を
設けたＭＢＥエピタキシャル基板を準備する工程と、リ
セス形成予定域のキャップ層をフォトエッチング技術に
より除去する工程と、基板表面を酸化膜で覆う工程と、
ゲート金属形成予定域の酸化膜に開口し、ＦＥＴが完成
したとき所望のリース・ドレイン間電流が得られるよう
活性層をエッチングする工程と、ゲート金属を被着しゲ
ート電極を形成する工程と、リセスのドレイン側のみが
加工できるようその他の部分をフォトレジストで覆い酸
化膜をエッチング除去する工程と、所望の耐圧が得られ
る深さまで酸化膜が除かれた領域の活性層をエッチング
除去する工程と、ソース電極、ドレイン電極を形成する
工程とを含んで構成される。
製造方法は、高濃度キャリアキャップ層の下に活性層を
設けたＭＢＥエピタキシャル基板を準備する工程と、リ
セス形成予定域のキャップ層をフォトエッチング技術に
より除去する工程と、基板表面を酸化膜で覆う工程と、
ゲート金属形成予定域の酸化膜に開口し、ＦＥＴが完成
したとき所望のリース・ドレイン間電流が得られるよう
活性層をエッチングする工程と、ゲート金属を被着しゲ
ート電極を形成する工程と、リセスのドレイン側のみが
加工できるようその他の部分をフォトレジストで覆い酸
化膜をエッチング除去する工程と、所望の耐圧が得られ
る深さまで酸化膜が除かれた領域の活性層をエッチング
除去する工程と、ソース電極、ドレイン電極を形成する
工程とを含んで構成される。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＦＥＴの断面図である。
このＦＥＴの製造に当たっては図３に示す様な手順で行
った。先ず高濃度キャリアキャップ層（Ｓｉ−Doped Ga
As）３４の下に活性層（Ｓｉ−Doped GaAs）３５を設け
たＭＢＥエピタキシャル基板を準備し、フォトレジスト
を用いてリセス形成予定域のキャップ層を湿式エッチン
グにより除去する（図３（Ａ））。次に素子間分離のた
めのホウ素又は酸素イオン注入を行い、後にウエハー全
面を酸化膜３８で被覆する。その後ゲート金属形成予定
域の酸化膜をフォトレジストとドライエッチング手法を
用いて開口し、ＦＥＴが完成した時に所望のソース・ド
レイン間電流が得られる様に開口部のＧａＡｓを湿式エ
ッチングした後、ゲート金属３１を形成する（図３
（Ｂ））。その後リセスのドレイン側のみが加工できる
ようにその他の部分をフォトレジストで覆い、酸化膜３
８を湿式エッチングにより除去する（図３（Ｃ））。次
に所望の耐圧（ＢＶｇｄ）が得られる深さまで酸化膜が
除かれた領域のＧａＡｓを湿式エッチングする（図３
（Ｄ））。この後にソース電極、ドレイン電極を形成し
酸化膜または窒化膜で保護膜を形成してＦＥＴの作製を
完了する。作製したＦＥＴの耐圧（ＢＶｇｄ）と相互コ
ンダクタンス（Ｇｍ）との関係を図５に示す。従来法で
はリセス深さを増大させて高耐圧化を図るに従ってＧｍ
が低下するが、本発明の方法によればソース側リセス深
さとドレイン側リセス深さをそれぞれ独立に変化させる
ことが出来るのでＧｍ値を大きく保ったままで素子の高
耐圧化が図れる。
る。図１は本発明の一実施例のＦＥＴの断面図である。
このＦＥＴの製造に当たっては図３に示す様な手順で行
った。先ず高濃度キャリアキャップ層（Ｓｉ−Doped Ga
As）３４の下に活性層（Ｓｉ−Doped GaAs）３５を設け
たＭＢＥエピタキシャル基板を準備し、フォトレジスト
を用いてリセス形成予定域のキャップ層を湿式エッチン
グにより除去する（図３（Ａ））。次に素子間分離のた
めのホウ素又は酸素イオン注入を行い、後にウエハー全
面を酸化膜３８で被覆する。その後ゲート金属形成予定
域の酸化膜をフォトレジストとドライエッチング手法を
用いて開口し、ＦＥＴが完成した時に所望のソース・ド
レイン間電流が得られる様に開口部のＧａＡｓを湿式エ
ッチングした後、ゲート金属３１を形成する（図３
（Ｂ））。その後リセスのドレイン側のみが加工できる
ようにその他の部分をフォトレジストで覆い、酸化膜３
８を湿式エッチングにより除去する（図３（Ｃ））。次
に所望の耐圧（ＢＶｇｄ）が得られる深さまで酸化膜が
除かれた領域のＧａＡｓを湿式エッチングする（図３
（Ｄ））。この後にソース電極、ドレイン電極を形成し
酸化膜または窒化膜で保護膜を形成してＦＥＴの作製を
完了する。作製したＦＥＴの耐圧（ＢＶｇｄ）と相互コ
ンダクタンス（Ｇｍ）との関係を図５に示す。従来法で
はリセス深さを増大させて高耐圧化を図るに従ってＧｍ
が低下するが、本発明の方法によればソース側リセス深
さとドレイン側リセス深さをそれぞれ独立に変化させる
ことが出来るのでＧｍ値を大きく保ったままで素子の高
耐圧化が図れる。
【０００９】本実施例ではゲート下の活性層厚とドレイ
ン側リセス域の活性層厚は同程度であったが、これは必
ずしも同じである必要は無い。
ン側リセス域の活性層厚は同程度であったが、これは必
ずしも同じである必要は無い。
【００１０】次に本発明について更に他の実施例を図面
を参照して説明する。図２は本発明の他の実施例のＦＥ
Ｔの断面図である。この実施例では高濃度キャリアキャ
ップ層（Ｓｉ−Doped GaAs）２４の下に電子供給層（Ｓ
ｉ−Doped AlGaAs）を設けた、２次元電子をＦＥＴのキ
ャリアとして用いるタイプのＭＢＥエピタキシャル基板
を用いた。このＦＥＴの製造に当たっても図３に示す様
な手順で行っている。先ず、フォトレジストを用いてリ
セス形成域のキャップ層をＡｌＧａＡｓ／ＧａＡｓ選択
エッチングにより除去した（図３（Ａ））。その後のＦ
ＥＴの製造手順については図３に示したと同様である。
を参照して説明する。図２は本発明の他の実施例のＦＥ
Ｔの断面図である。この実施例では高濃度キャリアキャ
ップ層（Ｓｉ−Doped GaAs）２４の下に電子供給層（Ｓ
ｉ−Doped AlGaAs）を設けた、２次元電子をＦＥＴのキ
ャリアとして用いるタイプのＭＢＥエピタキシャル基板
を用いた。このＦＥＴの製造に当たっても図３に示す様
な手順で行っている。先ず、フォトレジストを用いてリ
セス形成域のキャップ層をＡｌＧａＡｓ／ＧａＡｓ選択
エッチングにより除去した（図３（Ａ））。その後のＦ
ＥＴの製造手順については図３に示したと同様である。
【００１１】
【発明の効果】以上説明した様に本発明はドレイン側の
リセス深さを深くし、ソース側のリセス深さを浅くした
ために素子の高耐圧化を維持したままでソース抵抗を低
減出来る効果がある。これによりマイクロ波特性に優れ
たＦＥＴを得ることが出来る。
リセス深さを深くし、ソース側のリセス深さを浅くした
ために素子の高耐圧化を維持したままでソース抵抗を低
減出来る効果がある。これによりマイクロ波特性に優れ
たＦＥＴを得ることが出来る。
【図面の簡単な説明】
【図１】本発明の一実施例の化合物半導体ＦＥＴのゲー
ト周りの断面構造図である。
ト周りの断面構造図である。
【図２】本発明の他の実施例の化合物半導体ＦＥＴのゲ
ート周りの断面構造図である。
ート周りの断面構造図である。
【図３】本発明の一実施例化合物半導体ＦＥＴの製造方
法を説明するための工程順断面図である。
法を説明するための工程順断面図である。
【図４】従来の化合物半導体ＦＥＴのゲート周りの断面
構造図である。
構造図である。
【図５】耐圧と相互コンダクタンスの関係を示す図であ
る。
る。
１１、２１、３１、４１ ゲート金属 １２、２２ ソース側リセス １３、２３、４３ ドレイン側リセス １４、２４、４４ 高濃度キャップ １５、３５、４５ 活性層 １６、３６、４６ バッファ層 １７、２７、４７ ＧａＡｓ基板 ２５ 電子供給層 ２６ Ｕｎｄｏｐｅｄ ＧａＡｓ層 ３８ 酸化膜 ３９ フォトレジスト
Claims (2)
- 【請求項１】 リセス領域内にリセス端から離れて形成
されたゲート電極を有する化合物半導体電界効果トラン
ジスタにおいて、ゲート金属のソース側のリセス深さが
ドレイン側のリセス深さに比べ浅いことを特徴とする化
合物半導体ＦＥＴ。 - 【請求項２】 高濃度キャリアキャップ層の下に活性層
を設けたＭＢＥエピタキシャル基板を準備する工程と、
リセス形成予定域のキャップ層をフォトエッチング技術
により除去する工程と、基板表面を酸化膜で覆う工程
と、ゲート金属形成予定域の酸化膜に開口し、ＦＥＴが
完成したとき所望のソース・ドレイン間電流が得られる
よう活性層をエッチングする工程と、ゲート金属を被着
しゲート電極を形成する工程と、リセスのドレイン側の
みが加工できるようその他の部分をフォトレジストで覆
い酸化膜をエッチング除去する工程と、所望の耐圧が得
られる深さまで酸化膜が除かれた領域の活性層をエッチ
ング除去する工程と、ソース電極、ドレイン電極を形成
する工程とを含むことを特徴とする化合物半導体ＦＥＴ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04323880A JP3106747B2 (ja) | 1992-12-03 | 1992-12-03 | 化合物半導体ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04323880A JP3106747B2 (ja) | 1992-12-03 | 1992-12-03 | 化合物半導体ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177162A true JPH06177162A (ja) | 1994-06-24 |
| JP3106747B2 JP3106747B2 (ja) | 2000-11-06 |
Family
ID=18159636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04323880A Expired - Fee Related JP3106747B2 (ja) | 1992-12-03 | 1992-12-03 | 化合物半導体ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106747B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069375A (en) * | 1995-05-31 | 2000-05-30 | Nec Corporation | Field effect transistor |
| JP2017183513A (ja) * | 2016-03-30 | 2017-10-05 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1992
- 1992-12-03 JP JP04323880A patent/JP3106747B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069375A (en) * | 1995-05-31 | 2000-05-30 | Nec Corporation | Field effect transistor |
| JP2017183513A (ja) * | 2016-03-30 | 2017-10-05 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3106747B2 (ja) | 2000-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000808 |
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