JPH0316281Y2 - - Google Patents
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- Publication number
- JPH0316281Y2 JPH0316281Y2 JP12922485U JP12922485U JPH0316281Y2 JP H0316281 Y2 JPH0316281 Y2 JP H0316281Y2 JP 12922485 U JP12922485 U JP 12922485U JP 12922485 U JP12922485 U JP 12922485U JP H0316281 Y2 JPH0316281 Y2 JP H0316281Y2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- electrodes
- drain
- field effect
- Prior art date
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- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 16
- 238000000605 extraction Methods 0.000 description 18
- 230000010363 phase shift Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はマイクロ波帯電界効果トランジスタに
関し、特にその高効率化を図つた電界効果トラン
ジスタの電極構造に関する。
関し、特にその高効率化を図つた電界効果トラン
ジスタの電極構造に関する。
一般に電界効果トランジスタを複数個並列配置
してなる半導体装置では、ゲート、ソース及びド
レインの各電極をくし型に配置する構造が採用さ
れる。例えば、第３図のように、複数個の電界効
果トランジスタを並列した素子１１に、所定間隔
で並べたゲート電極１２を配置するとともに、こ
れら複数のゲート電極１２間にソース電極１３及
びドレイン電極１４を夫々交互に配置している。
そして、これらゲート電極１２、ソース電極１
３、ドレイン電極１４の中、特にゲート電極１２
及びドレイン電極は夫々の引き出し電極１５，１
６において集合され、図外の回路に延設されかつ
接続されている。この場合、通常ではこれら各引
き出し電極１５，１６を素子１１の中心線上に対
称に形成している。図中、１７はソース共通電極
である。
してなる半導体装置では、ゲート、ソース及びド
レインの各電極をくし型に配置する構造が採用さ
れる。例えば、第３図のように、複数個の電界効
果トランジスタを並列した素子１１に、所定間隔
で並べたゲート電極１２を配置するとともに、こ
れら複数のゲート電極１２間にソース電極１３及
びドレイン電極１４を夫々交互に配置している。
そして、これらゲート電極１２、ソース電極１
３、ドレイン電極１４の中、特にゲート電極１２
及びドレイン電極は夫々の引き出し電極１５，１
６において集合され、図外の回路に延設されかつ
接続されている。この場合、通常ではこれら各引
き出し電極１５，１６を素子１１の中心線上に対
称に形成している。図中、１７はソース共通電極
である。
上述した従来の電界効果トランジスタの構造に
おいて、今ゲート電極１２の数を2n本（ｎ：整
数）とし、隣接するゲート電極の間隔をＬとする
と、一番端のゲート電極１２a1と中央に近いｎ番
目のゲート電極１２aoとでは（ｎ−１）Ｌの長さ
に相当する時間分だけ一番端のゲート電極１２a1
の方が、ゲート引き出し電極１５から入力された
信号の到達が遅れる。同様にドレイン電極１４に
おいても一番端の電極と中央に近い電極とでは、
ドレイン引き出し電極１６において電力を合成す
る際に時間差が生じ、一番端の電極に位相の遅れ
が生じる。
おいて、今ゲート電極１２の数を2n本（ｎ：整
数）とし、隣接するゲート電極の間隔をＬとする
と、一番端のゲート電極１２a1と中央に近いｎ番
目のゲート電極１２aoとでは（ｎ−１）Ｌの長さ
に相当する時間分だけ一番端のゲート電極１２a1
の方が、ゲート引き出し電極１５から入力された
信号の到達が遅れる。同様にドレイン電極１４に
おいても一番端の電極と中央に近い電極とでは、
ドレイン引き出し電極１６において電力を合成す
る際に時間差が生じ、一番端の電極に位相の遅れ
が生じる。
この位相ズレは全電極において夫々発生し、最
終的には合成効率を低下させる要因となる。特に
ゲート、ソース、ドレインの各電極数を増大して
ゲート幅を増加させ、高出力化を図る場合や、マ
イクロ波のように使用信号周波数が高い場合に位
相ズレが顕著になり、その影響が大きくなるとい
う問題がある。
終的には合成効率を低下させる要因となる。特に
ゲート、ソース、ドレインの各電極数を増大して
ゲート幅を増加させ、高出力化を図る場合や、マ
イクロ波のように使用信号周波数が高い場合に位
相ズレが顕著になり、その影響が大きくなるとい
う問題がある。
本考案の電界効果トランジスタの電極構造は、
複数本の電極を配列した素子における入力及び出
力間での信号の位相ズレを防止し、素子の高効率
化を図るために、ゲート、ソース、ドレインの各
電極を並設してなる電界効果トランジスタにおい
て、これらの電極を囲む仮想四辺形の対角位置に
ゲート引き出し電極及びドレイン引き出し電極を
夫々対向配置した構成としている。
複数本の電極を配列した素子における入力及び出
力間での信号の位相ズレを防止し、素子の高効率
化を図るために、ゲート、ソース、ドレインの各
電極を並設してなる電界効果トランジスタにおい
て、これらの電極を囲む仮想四辺形の対角位置に
ゲート引き出し電極及びドレイン引き出し電極を
夫々対向配置した構成としている。
次に、本考案を図面を参照して説明する。
第１図は本考案の一実施例の平面図であり、特
に電極の平面構成を示した図である。省略図示し
た電界効果トランジスタの素子領域１上には、複
数本のゲート電極２を並列配置し、このゲート電
極２間には夫々複数本のソース電極３及びドレイ
ン電極４を前記ゲート電極２と平行にかつ交互に
並列配置している。そして、前記ゲート電極２に
はゲート引き出し電極５を、またドレイン電極４
にはドレイン引き出し電極６を夫々接続し、ソー
ス電極３にはソース共通電極７を接続している。
に電極の平面構成を示した図である。省略図示し
た電界効果トランジスタの素子領域１上には、複
数本のゲート電極２を並列配置し、このゲート電
極２間には夫々複数本のソース電極３及びドレイ
ン電極４を前記ゲート電極２と平行にかつ交互に
並列配置している。そして、前記ゲート電極２に
はゲート引き出し電極５を、またドレイン電極４
にはドレイン引き出し電極６を夫々接続し、ソー
ス電極３にはソース共通電極７を接続している。
そして、前記ゲート電極２とゲート引き出し電
極５は、前記ゲート、ソース、ドレインの各電極
２，３，４で画成される仮想長方形８の一方の対
角位置において接続し、またドレイン電極４とド
レイン引き出し電極６は前記仮想長方形８の他方
の対角位置において接続した平面構成としてい
る。
極５は、前記ゲート、ソース、ドレインの各電極
２，３，４で画成される仮想長方形８の一方の対
角位置において接続し、またドレイン電極４とド
レイン引き出し電極６は前記仮想長方形８の他方
の対角位置において接続した平面構成としてい
る。
この構成において、今ゲート電極２数を2n本、
ドレイン電極４をｎ本とし、ゲート電極間の間隔
をＬとする。すると、ゲート電極２では、ゲート
引き出し電極５との接続部から最も遠いゲート電
極２a1は最も近いゲート電極２a2oから（２ｎ−
１）Ｌの長さだけ離れた位置にあり、したがつて
ゲート引き出し電極５から入力される信号は、最
も遠いゲート電極２a2oではこの長さに相当する
時間だけ遅れて到達されることになる。
ドレイン電極４をｎ本とし、ゲート電極間の間隔
をＬとする。すると、ゲート電極２では、ゲート
引き出し電極５との接続部から最も遠いゲート電
極２a1は最も近いゲート電極２a2oから（２ｎ−
１）Ｌの長さだけ離れた位置にあり、したがつて
ゲート引き出し電極５から入力される信号は、最
も遠いゲート電極２a2oではこの長さに相当する
時間だけ遅れて到達されることになる。
一方、ドレイン電極４にあつては、ドレイン引
き出し電極６との接続部から最も遠い位置にある
ドレイン電極４aoから出力される信号は、ドレイ
ン引き出し電極６に最も近いドレイン電極４a1に
較べて前述の長さに相当する時間だけ遅れてドレ
イン引き出し電極６に到達されることになる。
き出し電極６との接続部から最も遠い位置にある
ドレイン電極４aoから出力される信号は、ドレイ
ン引き出し電極６に最も近いドレイン電極４a1に
較べて前述の長さに相当する時間だけ遅れてドレ
イン引き出し電極６に到達されることになる。
したがつて、夫々対をなして電界効果トランジ
スタを構成するゲート電極２とドレイン電極４を
見た場合、ゲート電極２においてゲート引き出し
電極５からの信号入力が遅れる時間と、これに対
応するドレイン電極４から出力されてドレイン引
き出し電極６に到達する際の信号遅れ時間との和
は、前述した（2n−１）Ｌに相当する時間であ
り、これはいずれのゲート電極とドレイン電極の
対においても同じである。即ち、全てのゲート電
極及びドレイン電極においても一定の時間遅れが
生じることになり、この結果ゲート引き出し電極
５の入力信号はドレイン引き出し電極６において
同じ位相で出力されることになり、夫々の信号間
での位相差は生じない。
スタを構成するゲート電極２とドレイン電極４を
見た場合、ゲート電極２においてゲート引き出し
電極５からの信号入力が遅れる時間と、これに対
応するドレイン電極４から出力されてドレイン引
き出し電極６に到達する際の信号遅れ時間との和
は、前述した（2n−１）Ｌに相当する時間であ
り、これはいずれのゲート電極とドレイン電極の
対においても同じである。即ち、全てのゲート電
極及びドレイン電極においても一定の時間遅れが
生じることになり、この結果ゲート引き出し電極
５の入力信号はドレイン引き出し電極６において
同じ位相で出力されることになり、夫々の信号間
での位相差は生じない。
これにより、電界効果トランジスタの高出力化
に伴つてゲート幅、つまりゲート数を増加して
も、或いは使用信号周波数が高い場合でも位相差
は殆ど生ぜず、高い電力効率を得ることができ
る。又、これにより低消費電力化を図り、能動素
子数を低減してコストダウン及び半導体装置の小
型化を図ることもできる。
に伴つてゲート幅、つまりゲート数を増加して
も、或いは使用信号周波数が高い場合でも位相差
は殆ど生ぜず、高い電力効率を得ることができ
る。又、これにより低消費電力化を図り、能動素
子数を低減してコストダウン及び半導体装置の小
型化を図ることもできる。
なお、ゲート、ソース、ドレインの各電極をく
し型に並設した電極配列は、第２図のように、こ
れらの電極を囲む仮想四辺形を平行四辺形とし、
その対角位置に夫々ゲート引き出し電極５Ａと、
ドレイン引き出し電極６Ａを配設するようにして
もよい。
し型に並設した電極配列は、第２図のように、こ
れらの電極を囲む仮想四辺形を平行四辺形とし、
その対角位置に夫々ゲート引き出し電極５Ａと、
ドレイン引き出し電極６Ａを配設するようにして
もよい。
以上説明したように本考案は、ゲート、ソー
ス、ドレインの各電極を並設してなる電界効果ト
ランジスタにおいて、これらの電極を囲む仮想四
辺形の対角位置にゲート引き出し電極及びドレイ
ン引き出し電極を夫々対向配置した構成としてい
るので、ゲート引き出し電極から入力された信号
はいずれのゲート電極及びドレイン電極を通つた
場合でも同じ位相でドレイン引き出し電極に出力
されることになり、これにより信号間での位相差
が生ずることはなく、電界効果トランジスタの電
力効率の向上を達成できる。また、これにより低
消費電力化を図り、かつ装置構成時に必要な能動
素子数の低減を可能にしてコストダウン、装置の
小型化を図ることもできる。
ス、ドレインの各電極を並設してなる電界効果ト
ランジスタにおいて、これらの電極を囲む仮想四
辺形の対角位置にゲート引き出し電極及びドレイ
ン引き出し電極を夫々対向配置した構成としてい
るので、ゲート引き出し電極から入力された信号
はいずれのゲート電極及びドレイン電極を通つた
場合でも同じ位相でドレイン引き出し電極に出力
されることになり、これにより信号間での位相差
が生ずることはなく、電界効果トランジスタの電
力効率の向上を達成できる。また、これにより低
消費電力化を図り、かつ装置構成時に必要な能動
素子数の低減を可能にしてコストダウン、装置の
小型化を図ることもできる。
第１図は本考案の一実施例の平面図、第２図は
本考案の他の実施例の平面図、第３図は従来構造
の平面図である。 １，１１……電界効果トランジスタ素子、２，
１２……ゲート電極、１３，１３……ソース電
極、４，１４……ドレイン電極、５，１５……ゲ
ート引き出し電極、６，１６……ドレイン引き出
し電極、７，１７……ソース共通電極、８……仮
想四辺形。
本考案の他の実施例の平面図、第３図は従来構造
の平面図である。 １，１１……電界効果トランジスタ素子、２，
１２……ゲート電極、１３，１３……ソース電
極、４，１４……ドレイン電極、５，１５……ゲ
ート引き出し電極、６，１６……ドレイン引き出
し電極、７，１７……ソース共通電極、８……仮
想四辺形。
Claims (1)
- 【実用新案登録請求の範囲】 １ ゲート、ソース、ドレインの各電極をくし型
に並設してなる電界効果トランジスタにおい
て、これらの電極を囲む仮想四辺形の対角位置
にゲート引き出し電極及びドレイン引き出し電
極を夫々対向配置したことを特徴とする電界効
果トランジスタの電極構造。 ２ 仮想四辺形が長方形又は平行四辺形である実
用新案登録請求の範囲第１項記載の電界効果ト
ランジスタの電極構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12922485U JPH0316281Y2 (ja) | 1985-08-23 | 1985-08-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12922485U JPH0316281Y2 (ja) | 1985-08-23 | 1985-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6237945U JPS6237945U (ja) | 1987-03-06 |
| JPH0316281Y2 true JPH0316281Y2 (ja) | 1991-04-08 |
Family
ID=31025611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12922485U Expired JPH0316281Y2 (ja) | 1985-08-23 | 1985-08-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316281Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084094B2 (ja) * | 1988-03-03 | 1996-01-17 | 日本電気株式会社 | 電界効果トランジスタ |
| CN117157766A (zh) * | 2021-04-05 | 2023-12-01 | 索尼半导体解决方案公司 | 半导体器件 |
-
1985
- 1985-08-23 JP JP12922485U patent/JPH0316281Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6237945U (ja) | 1987-03-06 |
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