JPH03166735A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に係り、特に高信
頼度化、高電流駆動能力化に好適な絶縁ゲート型（以下
ＭＩＳ型と略す）電界効果トランジスタを有する半導体
装置及びその製造方法に関する。

〔従来の技術〕

ＭＩＳ型電界効果トランジスタの高信頼度化には、ソー
ス，ドレイン構造の改良による素子内部の電界を緩和す
るのが有効である。

従来ＭＩＳ型電界効果トランジスタの高信頼度化構造と
しては、例えば特開昭５４　−　４４４８２において論
じられているような低濃度ドレイン構造、いわゆるＬ　
Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）
構造、あるいは特開昭５４　−　４４４８２において論
じられているような上記ＬＤＤ構造の改良型としてその
サイドウオールスペーサを高誘電率の絶縁膜にしたもの
があげられる。この内後者を第２図に示す．ｌがシリコ
ン基板、２が高不純物濃度のソース，ドレイン拡散層、
３が低不純物濃度のソース，ドレイン拡散層、４がゲー
ト絶縁膜、５がゲート電極、そして６が高誘電率の絶縁
膜からなるサイドウオールスペーサである。

〔発明が解決しようとする課題〕

上記従来技術において、前者ＬＤＤ構造の低不純物濃度
のソース，ドレイン拡散層（低濃度拡散Ｍ）３は，素子
内部電界を緩和し信頼性を向上させるが，トランジスタ
に直列に接続された抵抗として働き，電流駆動能力の低
下を招く。また、このＬＤＤ構造でもゲート長が０．５
μｍ以下になってくると従来電ｇ電圧５ｖで使用するの
は困難になってきている。

これに対して第２図の高誘電体スペーサ６付きＬＤＤ構
造は上記ＬＤＤ構造よりも高信頼度化と共に高電流駆動
能力化が期待できる。一般にＬＤＤ構造の低不純物濃度
拡散層とゲート電極側壁との間にゲート絶縁膜よりも十
分に大きな誘電率の絶縁体があると、この低不純物濃度
拡散層はゲート電極のフリンジ効果により、通常のトラ
ンジスタのチャネル部分と同様に大きな電界効果を受け
る。

これはゲート電極側壁と低不純物濃度拡散層間の絶縁膜
の厚さが、ゲート絶縁膜と同程度に薄膜化されたとみな
すとかできるためであり、これはまたゲート電極を低不
純物濃度拡散層上部にオーバーラップさせた構造ともみ
なすこともできる。これを第３図を用いて説明する。こ
の図は代表的な構造におけるチャネル方向電界最大値の
スペーサ誘電率依存性を計算機シミュレーションしたも
のである。誘電率はシリコン酸化膜に対する比で示し，
この値が１の場合スペーサもシリコン酸化膜であり通常
ＬＤＤ構造である。また、パラメータとしてはこの場合
スペーサ長である。この図からスペーサ材料の誘電率に
は構造毎に電界の最小値を与える最適値のあることがわ
かる。これはこの誘電率が小さいとゲート電極から離れ
た低濃度層への電界効果が小さく、また、大きすぎると
高濃度層での電界集中が見えてくることによる。このた
め、上記スペーサを単一材料で形成する場合には、用い
る高誘電体材料が大きく制限されていた。

また、高誘電体材料の一つとして例えばタンタル酸化膜
を用いる場合には、プロセス上厚膜を形成するのはクラ
ック発生等の問題があり困難である。このため，誘電率
が大きく良好な特性が期待される材料でも第２図のよう
な単一材料のスペーサは形威困難であった。

本発明の目的は０．５μｍプロセス以降の基本デバイス
として、容易なプロセスで形成でき，上記制限を受けず
に高信頼度高電流駆動能力を共に有するＭＩＳ型電界効
果トランジスタを提供することにある。

〔課題を解決するための手段〕

上記目的は、ソース，ドレインの少なくとも一方が、上
記ＬＤＤ構造を有しかつその低不純物濃度拡散層上部ゲ
ート電極側壁近傍に二種類以上の誘電率の絶縁体で二層
以上の多層膜からなるサイドウオールスペーサを設ける
ことにより達或される。

〔作用〕

上記手段において，充分なフリンジ効果をもたらすとこ
ろのスペーサ絶縁膜を，二種類以上の材料を用いた多層
膜にすることにより，任意の平均的な誘電率を持ったス
ペーサが形成できる。例えば、一つの材料としてタンタ
ル酸化膜（誘電率はシリコン酸化膜の約７倍）とシリコ
ン窒化膜（誘電率はシリコン酸化膜の約２倍）の多層膜
を考えると、両者の膜の割合により平均的な誘電率がシ
リコン酸化膜の２から７倍間の任意の中間値を持つスペ
ーサを形成できる。これにより第３図で示した電界の最
小値を与える誘電率材料を形成できることになる。

また、上記サイドオールスペーサを薄膜の多層膜で形成
することにより、プロセス上厚膜化が困難であった材料
，例えばタンタル酸化膜等を用いる場合に有効となる。

〔実施例〕

く実施例１〉 以下に本発明の第一の実施例を第ｌ、及び第４図を用い
て説明する。

第ｌ図に示した構造は、ゲート電極形成後高誘電体の多
層膜を堆積しゲート電極側壁に異方性ドライエッチング
を用いて自己整合で多層膜からなる高誘電体スペーサを
形成し、従来のＬＤＤ構造と同一の形成工程で本発明の
構造を形成したものである。図中の１がｐ型のシリコン
基板、２がｎ型の高濃度拡散層，３がｎ型の低濃度拡散
層、４がシリコン酸化膜，５が高濃度に燐を導入した多
結晶シリコンからなるゲート電極、モして６，７が高誘
電体の薄膜である。本実施例では、高誘電率のサイドウ
オール絶縁膜６としてタンタル酸化膜を７としてシリコ
ン窒化膜を用いた。本実施例における各膜厚は一定で５
層膜となっている。また、スペーサ長は約０．１μｍで
ある。タンタル酸化膜の誘電率はシリコン酸化膜の約７
倍、シリコン窒化膜で約２倍ある。このため、本実施例
でのスペーサの平均的な誘電率はシリコン酸化膜の約４
倍であった。これにより第３図に示したように電界のほ
ぼ最小値を与える条件となっている。

また，本実施例では上記高誘電体多層膜を従来のＬＤＤ
構造と同様に自己整合で形威したサイドウオールスペー
サとして用いているため、工程数の増大もなく容易に形
成できる。なお、スペーサの誘電率を多Ｍ膜の平均値と
みなせるためには、各膜は充分には薄膜である必要があ
る。

また、第４図に他の実施例を示す。本実施例は、第１図
に示した実施例において、多層膜からなるスペーサの材
料，膜厚を変えたものである。まず、第４図（ａ）は、
ゲート電極、あるいは低濃度拡散層表面から離れた膜ほ
ど誘電率の高い材料を用いたものである。ここでは８が
シリコン酸化膜、７がシリコン窒化膜、モして６がタン
タル酸化膜である。通常誘電率がほぼ均一とみなせるス
ペーサを形威した場合、ゲート電極から離れた低濃度拡
散層ほど電界効果が小さくなる。これは高信頼度化より
も高駆動能力化の効果を減少させる。本実施例の如く、
スペーサ内の誘電率に意図的に分布を与えることにより
ゲート電極から離れた低濃度拡散層へもゲート電極近傍
と同様の電界効果を与えることができる。また，第４図
（ｂ）は（ａ）と同様にスペーサ内の誘電率に意図的な
分布を与える別の方法を示したものである。これは二種
類の膜のみで実現したもので、ゲート電極から離れた膜
ほど厚膜化したものである。ここでは８がシリコン酸化
膜で、６がタンタル酸化膜である。これにより、（ａ）
と同一の効果を得ることができる。

以上述べてきたように、本発明の構造の概念では、上記
高誘電体サイドウオールスペーサを構成する各膜の厚さ
は一定である必要もなくその順番，暦数も任意で良い。

膜厚，暦数，材料数及びその割合は、低濃度拡散層の不
純物濃度，スペーサ長等の構造条件あるいは用いられる
環境に応じて最適値を用いれば良い。また、上記説明は
ｎチャネルの場合について示したが、各領域の伝導型を
逆にすることにより、ｐチャネルにおいても応用可能で
ある。

く実施例２〉 次に、第５図を用いて本発明の第２の実施例を示す。

まず、第５図（ａ）（ｂ）に示した構造は第１図の構造
において５高誘電体多層膜からなるサイドウオールスペ
ーサ６，８と、ゲート電極５および低濃度拡散層３との
間にゲート電極と同一の絶縁膜９，ＩＱを設けたもので
ある。上記高誘電率絶縁膜からなるサイドウオールスペ
ーサを形成する上で、絶縁膜の材料によっては下地のシ
リコン基板との加工時の選択比がない、あるいは直接シ
リコン基板に形成すると汚染の可能性がある等プロセス
上の問題が懸念される場合に本実施例が有効となる。本
実施例では例えば高誘電率絶縁膜からなるサイドウオー
ルスペーサをタンタル酸化膜やシリコン窒化膜で形成す
る場合に、９，ＩＯの絶縁膜はシリコン酸化膜を用いれ
ば良い。この場合、シリコン酸化膜はできるだけ薄膜化
しておく，これにより、上記効果を全て満足することが
できる。なお、信頼度の面からは、（ａ）の方が良い。

これはスペーサ中に注入されたキャリアがスペーサ膜中
に留まることなくゲート電極に到達しやすいからである
。

また、第５図（ｃ）に示した構造も同様にプロセス上の
課題を克服する方法である。高誘電率絶縁膜からなるサ
イドウオールスペーサ形成時にゲート電極との選択比が
ないと、ゲート電極自身が削れてしまう。このためには
、第５図（ｃ）の如く予め別の絶縁膜１ｌをゲート電極
上部に形成しておけばよい。なお，材料としては上記高
誘電体膜を用いればよい。また、（ｃ）は特にソース，
ドレインとの自己整合コンタクトを形成する場合に有効
となる。つまり，高誘電体からなるサイドウオールスペ
ーサの材料６が、シリコン基板あるいはシリコン酸化膜
と十分な選択比を有するならば，この自己整合コンタク
ト形成は非常に容易になる。さらに（ｄ）に示した構造
は上記高誘電体膜の段差部での被膜特性が悪い材料の場
合に有効な実施例である。これは、この高誘電体膜を被
膜後、被膜特性の非常に良い絶縁膜材料例えばスピン、
オン、グラス（ＳＯＧ）膜を塗布したものである。図中
には拡散層を予め形成した場合について示してある。

また、ここには示していないが、ゲート電極材料はなん
でも良く、ポリサイドゲート電極等の多層膜でも良い。

また、基板内の不純物分布もなんでも良く、例えば信頼
度をさらに上げるため低濃度拡散層を基板内深くに大き
く形成しても、また、基板内深部に基板と同一導電型の
高濃度埋め込み層をパンチスルーストツパとして形成し
てもよい。

これにより、より一層の高信頼度化とともに接合容量の
低減、あるいは短チャネル効果低減をも実現できる。

く実施例３〉 さらに、本発明の第３の実施例を第６図を用いて説明す
る。

第６図（ａ）（ｂ）に示した実施例は、スペーサ用高誘
電体多層膜の形成方法を変えて、これまでの実施例とは
異なった形状を実現したものである。両者共にスペーサ
を三種類の材料からなる三Ｍ膜とし、形成方法は両者共
に第一の絶縁膜として例えばシリコン酸化膜からなるス
ペーサを該絶縁膜の堆積と異方性エッチングにより形成
後，第２の絶縁膜例えばシリコン窒化膜を堆積と異方性
エッチングにより形威し、再び第３の絶縁膜例えばタン
タル酸化膜を堆積と異方性エッチングにより図のような
スペーサ形状を形成する。（ａ）と（ｂ）の違いは上記
異方性エッチング時のオーバーエッチ量である。（ａ）
は（ｂ）に比べてそのオーバーエッチ量を多くしたもの
である。この場合、外側の材料ほどその誘電率を大きく
してある。

これにより、特に（ａ）の如くスペーサを形威した場合
ゲート電極から離れた低濃度拡散層への電界効果を効率
良く強めることができる。本実施例による構造は、上記
形成方法において薄膜の堆積と該膜の異方性エッチング
を繰り返すことにより，３層以上の多層膜、また任意の
形状に形成可能である。

〈実施例４〉 さらに、本発明の第４の実施例を第７，８図を用いて説
明する。

まず、第７図に示した実施例は、第１の実施例における
高濃度拡散層が高誘電体スペーサ下部に達しておらず、
離れた状態にある構造における素子内部電界のスペーサ
長ｌ依存性を示す。内部電界はスペーサ長が０．１５μ
ｍ以上になるとほぼ飽和している。これは電界緩和効果
に関しては，スペーサ長は低濃度拡散層に対してある一
定長さあれば充分であることを意味しており、必ずしも
高濃度拡散層が該スベーサ下部まで達している必要はな
い。本実施例によれば，上部にスペーサのない低濃度拡
散層の抵抗のため電流駆動能力は多少低下するが、信頼
性はその分さらに向上する。

また、第８図に示した実施例は、低濃度拡散層への電界
効果をさらに向上させた構造の例である。

これまで示してきた実施例における電界効果は、全てゲ
ー１・電極からのフリンジ電界によるものであったが、
本実施例はこれにドレイン電界を加えたものである。例
えば、第８図（ａ）に示した構造は第１の実施例のドレ
イン側高濃度拡散層の上部に不純物を高濃度に導入した
多結晶シリコン膜を直接形威したものである。これによ
り低濃度拡散層への電界効果は，ゲート電極のみならず
ドレイン電極からも充分に受けることになる。このため
、第」−の実施例よりも大きな電界効果が得られスペー
サ長が長い場合には特に有効となる。また、（ｂ）は第
１の実施例のソース，ドレイン上に選択エビタキシャル
法を用いて単結晶、あるいは多結晶シリコンを形成した
もので、このシリコンを一方をドレイン高演度拡散層と
することにより上記効果が得られる。なお、（ｂ）の場
合は特に高濃度拡散層を基板上にほとんど形成する必要
がないため、より高信頼度化を達或できる。

さらに、低濃度拡散層を基板主面より上部にも形威し、
低濃度層の長さが長くなった分スペーサ長を短くする事
により、一層の高集積化を達戊できる。

く実施例５〉 次に、本発明の第５の実施例を第９図を用いて説明する
。

第９図は、本発明の構造をスタティック，ランダム，ア
クセス，メモリ　（ＳＲＡＭ）のメモリセル及び周辺回
路内のトランジスタに用いた場合について示した図であ
る。（ａ）はＳＲＡＭのメモリセルであり、（ｂ）はＳ
ＲＡＭの回路ブワツクを示した図である。この場合、も
ちろん周辺回路の高電圧動作、高速化が出来るが、さら
にメモリセルの情報蓄積ノード（図中のＤ及びＤに相当
）の寄生容量を増加させることができるため、α線によ
るソフトエラー率を低減できる。特に、第８図に示した
構造はドレインに付く寄生容量が大きいのと、低濃度拡
散層の長さを実効的に長くできる分スペーサ長を短くで
きセル面積を低減化できるため、ＳＲＡＭ、特に１６Ｍ
ビット以上の集積度を有するＳＲＡＭのメモリセル内に
用いる場合に好適である。

また。本発明の構造をＬＳＩ内に用いる場合、任意の回
路ブロック毎にスペーサ長あるいは平均的な誘電率を比
較的容易に変えることができる。

これは例えば第工図に示した構造において、スペーサ用
多層膜を堆積中にある膜を堆積後一部フォトエッチング
で除去することにより、その部分のみスペーサ長の短い
部分、かつ平均誘電率の異なった部分ができる。ＳＡＲ
Ｍ等のメモリでは通常セル内のトランジスタの電圧スト
レスは比較的軽いため，集積度を上げるためにも短いス
ペーサ長で良い。この様なときに周辺回路とメモリセル
内でのスペーサ長を容易に変更できる。これはＳＲＡＭ
のみならず、ＤＲＡＭあるいはロジックＬＳＩにおいて
も有効である。また、第８図に示した構造を用いるとセ
ル内の寄生容量が大きくなるため、メモリＬＳＩにおい
て非常に有効である。

〔発明の効果〕

本発明によれば、０．５μｍ以下特に０．３μｍ以下の
レベルにおいても、容易な形成方法で、高信頼度高電流
駆動能力を有するＭＩＳ型電界効果トランジスタを形成
できるため、将来のＵＬＳＩにおいても従来電源のまま
高速動作する半導体装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の代表的な構造の断面図、第２図は従来
技術の代表的な構造の断面図、第３図及び第７図は本発
明の構造の内部電界を示した図、第４図乃至第６図，第
８図及び第９図は本発明の他の実施例の構造示した図。 １・・・シリコン基板、２・・・高濃度拡散層、３・・
・低濃度拡散層、４・・・ゲート絶縁膜、５・・・ゲー
ト電極、６、ｌ１・・・タンタル酸化膜、７・・・シリ
コン窒化膜、８、９，１０．１５・・・シリコン酸化膜
、１４・・・多結晶シリコン膜，１６・・・エビタキシ
ャルシリコン遁 図 ３ 扇 ２ 図 乃 ３ 口 閉 φ （２） （必冫 （ｂノ 禎 ５ 口 某 ７ 困 １（ｉ町 ／６ エｃｙ１滴ル席 葉 ９ （沫） 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に設けられたソース領域とドレイン領域
   とその間に形成されたチャネルと、該チャネルに電界効
   果を及ぼすゲート電極とをもつ絶縁ゲート型電界効果ト
   ランジスタを有する半導体装置において、該トランジタ
   のソース、ドレインの少なくとも一方が、ゲート電極か
   ら離れた高濃度不純物領域と、該高濃度不純物領域に接
   し該ゲート電極直下に延在する低濃度不純物領域を有し
   、かつ該ゲート電極下にはない該低濃度不純物領域の少
   なくとも一部にゲート電極下と同程度の電界効果を及ぼ
   すことが出来るように二種類以上の高誘電率絶縁体がゲ
   ート電極側壁近傍の該低濃度不純物領域上に存在するこ
   とを特徴とする半導体装置。 ２、上記高誘電率の絶縁体が、ゲート電極側壁に形成さ
   れたサイドウォールスペーサ絶縁膜の一部であることを
   特徴とする請求項１記載の半導体装置。 ３、半導体基板に設けられたソース領域とドレイン領域
   とその間に形成されたチャネルと、該チャネルに電界効
   果を及ぼすゲート電極とをもつ絶縁ゲート型電界効果ト
   ランジスタを有する半導体装置において、該トランジタ
   のソース、ドレインの少なくとも一方が、ゲート電極か
   ら離れた高濃度不純物領域と、該高濃度不純物領域に接
   し該ゲート電極直下に延在する低濃度不純物領域を有し
   、かつ該ゲート電極側壁に２層膜以上の多層膜からなる
   サイドウォールスペーサ絶縁膜が存在することを特徴と
   する半導体装置。 ４、上記高誘電率の絶縁体の少なくとも一つの誘電率が
   、該トランジスタのゲート絶縁膜の誘電率よりも３倍以
   上であることを特徴とする請求項３記載の半導体装置。 ５、上記高誘電率の絶縁体の一つがタンタル酸化膜であ
   ることを特徴とする請求項３記載の半導体装置。 ６、上記絶縁ゲート型電界効果トランジスタを有する半
   導体装置を形成する方法において、該トランジスタのゲ
   ート電極を形成後、該低濃度不純物領域を形成する工程
   と、続いて全面に二種類以上の誘電率の多層絶縁膜を被
   膜する工程と、続いて異方性エッチングにより該ゲート
   電極側壁に該多層絶縁膜を残す工程と、その後該高濃度
   不純物領域を形成する工程とを具備することを特徴とす
   る請求項３記載の半導体装置の製造方法。 ７、上記製造方法において、該トランジスタのゲート電
   極を形成後該高誘電率の絶縁膜を被膜する前に、半導体
   基板表面にゲート絶縁膜と同じ誘電率の絶縁膜を形成す
   る工程を含むことを特徴とする請求項６記載の半導体装
   置の製造方法。 ８、スタティック・ランダム・アクセス・メモリを構成
   するトランジスタの少なくとも一つが、請求項３記載の
   半導体装置からなることを特徴とする半導体装置。 ９、上記スタティック・ランダム・アクセス・メモリは
   、１６Ｍビット以上の集積度を有することを特徴とする
   請求項８記載の半導体装置。