JPH0316780B2 - - Google Patents
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- Publication number
- JPH0316780B2 JPH0316780B2 JP57093049A JP9304982A JPH0316780B2 JP H0316780 B2 JPH0316780 B2 JP H0316780B2 JP 57093049 A JP57093049 A JP 57093049A JP 9304982 A JP9304982 A JP 9304982A JP H0316780 B2 JPH0316780 B2 JP H0316780B2
- Authority
- JP
- Japan
- Prior art keywords
- rising
- falling
- data
- circuit
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Description
オア回路７
により構成されることを特徴とするパターンエツ
ジ検出回路。
ジ検出回路。
(1) 発明の技術分野
本発明はパターンエツジ検出回路、さらに詳し
くは例えば集積回路におけるICパツドのパター
ンを処理するために用いるパターンエツジ検出回
路に関するものである。
くは例えば集積回路におけるICパツドのパター
ンを処理するために用いるパターンエツジ検出回
路に関するものである。
(2) 従来技術と問題点
集積回路のICパツドの良否を判定する或はIC
パツドの中心位置を求めるために従来は第１図に
示すような方法が用いられている。すなわちIC
パツドをカメラで撮像して第１図ａのごとき画像
を得これをＸ軸方向に投影して第１図ｂのごとき
投影パターンデータを得る。第１図ｂは横軸にＸ
方向アドレス、縦方向に投影アドレス軸上におけ
る投影データである。
パツドの中心位置を求めるために従来は第１図に
示すような方法が用いられている。すなわちIC
パツドをカメラで撮像して第１図ａのごとき画像
を得これをＸ軸方向に投影して第１図ｂのごとき
投影パターンデータを得る。第１図ｂは横軸にＸ
方向アドレス、縦方向に投影アドレス軸上におけ
る投影データである。
第１図ａにおいてICパツドの画像の中央部が
空白になつているのは例えば測定、試験等におい
てプローブを接触させたためにパツドのパターン
が欠けたために発生したものである。したがつて
集積回路においてはかかるICパツドの良否を判
定する必要にせまられるのである。
空白になつているのは例えば測定、試験等におい
てプローブを接触させたためにパツドのパターン
が欠けたために発生したものである。したがつて
集積回路においてはかかるICパツドの良否を判
定する必要にせまられるのである。
従来第１図ｂのようなデータを処理するために
はA(i+2)におけるデータがA(i+1)におけるデータよ
り大なるときはこのデータは立上りであるとし、
A(i+2)におけるデータがA(i+1)におけるデータより
小であるときはこのデータは立下りであるとし
て、このデータをスライスレベルを基準にしてソ
フトウエアにより処理していた。
はA(i+2)におけるデータがA(i+1)におけるデータよ
り大なるときはこのデータは立上りであるとし、
A(i+2)におけるデータがA(i+1)におけるデータより
小であるときはこのデータは立下りであるとし
て、このデータをスライスレベルを基準にしてソ
フトウエアにより処理していた。
しかしこの処理方法はデータの高速処理には適
当でなくICの量産には不向であつた。
当でなくICの量産には不向であつた。
(3) 発明の目的
上記従来の欠点にかんがみ本発明は従来のソフ
トウエアによるパターン処理をハードウエア処理
におきかえて高速処理に適するようにしたパター
ンエツジ検出回路を提供することにある。
トウエアによるパターン処理をハードウエア処理
におきかえて高速処理に適するようにしたパター
ンエツジ検出回路を提供することにある。
(4) 発明の構成
この目的は本発明によればXY平面上に撮像し
た画像のエツジを検出する回路であつてXY平面
上に撮像した画像をＸ軸（またはＹ軸）上に投影
して得た投影パターンデータを同期信号クロツク
によりメモリから読み出してこれを規定スライス
レベルと比較する比較器と、該比較器により比較
された結果を前記同期信号クロツクに同期させて
順次シフトするシフトレジスタと、該シフトレジ
スタによりシフトされる前のデータとシフトされ
たデータの立上りまたは立下りの時間差により立
上りまたは立下りを判定する立上り立下り検出指
定回路と、前記立上り立下り検出回路の指定検出
による立上り立下りパルスによりラツチパルスを
出力して前記立上り、立下り時における前記投影
パターンのアドレスを一時格納する立上り立下り
アドレスラツチを出力するオア回路により構成さ
れることを特徴とするパターンエツジ検出回路を
提供することによつて達成される。
た画像のエツジを検出する回路であつてXY平面
上に撮像した画像をＸ軸（またはＹ軸）上に投影
して得た投影パターンデータを同期信号クロツク
によりメモリから読み出してこれを規定スライス
レベルと比較する比較器と、該比較器により比較
された結果を前記同期信号クロツクに同期させて
順次シフトするシフトレジスタと、該シフトレジ
スタによりシフトされる前のデータとシフトされ
たデータの立上りまたは立下りの時間差により立
上りまたは立下りを判定する立上り立下り検出指
定回路と、前記立上り立下り検出回路の指定検出
による立上り立下りパルスによりラツチパルスを
出力して前記立上り、立下り時における前記投影
パターンのアドレスを一時格納する立上り立下り
アドレスラツチを出力するオア回路により構成さ
れることを特徴とするパターンエツジ検出回路を
提供することによつて達成される。
(5) 発明の実施例
以下本発明の実施例を図面を参照しつつ詳細に
説明する。
説明する。
第２図は本発明の実施例を示すブロツク図を示
す。第２図において、１は比較器、２はシフトレ
ジスタ、３ａ，３ｂは立上り、立下り指定回路、
４はオア回路、５ａ，５ｂはインバータ、６ａ，
６ｂはアンド回路、７はオア回路をそれぞれ示
す。
す。第２図において、１は比較器、２はシフトレ
ジスタ、３ａ，３ｂは立上り、立下り指定回路、
４はオア回路、５ａ，５ｂはインバータ、６ａ，
６ｂはアンド回路、７はオア回路をそれぞれ示
す。
つぎに第２図の回路の動作を説明する。比較器
１は投影パターンデータとスライスレベルを比較
する回路であつて、投影パターンデータは第１図
ｂのAioアドレスを先頭にしてAinアドレスまで
のエリアで格納されているメモリから入力され
る。この比較回路で比較されスライスされたデー
タはオア回路４を介してシフトレジスタ２に送ら
れ同期信号クロツクCKに同期されてシフトされ
る。すなわちシフトレジスタ２は入力されたスラ
イス波形を同期信号クロツクCKの立上りエツチ
で取り込んでQ1に出力する。この場合投影パタ
ーンのアドレス切換はクロツク信号CKに同期し
ていることは勿論である。同様にQ1のデータQ2
にシフトされる。Q1，Q2の出力はインバータ５
ａ，５ｂ、アンド回路６ａ，６ｂに印加されてデ
ータの立上り立下りが判定される。この立上り立
下りの判定は第３図に示す真理値図により判定さ
れるもので各部の動作は第４図のタイムチヤート
ａ，ｃ，ｄ，ｅ，ｆに示す。すでにのべた如く第
１図ａにおいて、画像の中央部が空白になつてい
るので、本発明はこの空白になつている画像のエ
ツジを検出するのを目的とし、第１図ｂに示す投
影パターンデータの立上りおよび立下りを求める
ために画像のエツジの略中央に立上り立下り指定
の切り替え点を設ける。この切り替え点を境にし
前のチエツクは立上りエツジの検出、後のチエツ
クは立下りエツジの検出と規定する。第３図に示
す被検出データパターンは立上り立下りチエツク
対象区間の両方に存在する。このため目的のチエ
ツク対象指定区間で正しく目的のエツジアドレス
を求める必要があることから、ゲート３ａ，３ｂ
に対しどちらのゲートを指定するかチエツク指定
により選択する作用を持つている。
１は投影パターンデータとスライスレベルを比較
する回路であつて、投影パターンデータは第１図
ｂのAioアドレスを先頭にしてAinアドレスまで
のエリアで格納されているメモリから入力され
る。この比較回路で比較されスライスされたデー
タはオア回路４を介してシフトレジスタ２に送ら
れ同期信号クロツクCKに同期されてシフトされ
る。すなわちシフトレジスタ２は入力されたスラ
イス波形を同期信号クロツクCKの立上りエツチ
で取り込んでQ1に出力する。この場合投影パタ
ーンのアドレス切換はクロツク信号CKに同期し
ていることは勿論である。同様にQ1のデータQ2
にシフトされる。Q1，Q2の出力はインバータ５
ａ，５ｂ、アンド回路６ａ，６ｂに印加されてデ
ータの立上り立下りが判定される。この立上り立
下りの判定は第３図に示す真理値図により判定さ
れるもので各部の動作は第４図のタイムチヤート
ａ，ｃ，ｄ，ｅ，ｆに示す。すでにのべた如く第
１図ａにおいて、画像の中央部が空白になつてい
るので、本発明はこの空白になつている画像のエ
ツジを検出するのを目的とし、第１図ｂに示す投
影パターンデータの立上りおよび立下りを求める
ために画像のエツジの略中央に立上り立下り指定
の切り替え点を設ける。この切り替え点を境にし
前のチエツクは立上りエツジの検出、後のチエツ
クは立下りエツジの検出と規定する。第３図に示
す被検出データパターンは立上り立下りチエツク
対象区間の両方に存在する。このため目的のチエ
ツク対象指定区間で正しく目的のエツジアドレス
を求める必要があることから、ゲート３ａ，３ｂ
に対しどちらのゲートを指定するかチエツク指定
により選択する作用を持つている。
以下第４図により本発明をさらに詳細に説明す
る。
る。
第４図Ａのａは本発明においてエツジを検出す
べきパターン画像でありｂはその投影データであ
りそれぞれ第１図ａおよびｂに対応する。
べきパターン画像でありｂはその投影データであ
りそれぞれ第１図ａおよびｂに対応する。
第４図ＢのａはクロツクCKとスライスレベル
の関係を示し、データは第４図Ｂのｂの投影デー
タに対応する。第４図Ｂのa′はアドレスチエツク
パルス（CKの２分の１分周期）を示し（ｂ−１）
は立上りチエツク指定パルス、（ｂ−２）は立下
り指定パルスを示し、立上りおよび立下り指パル
スは画像の外枠の略中心のアドレス位置において
切り替えられる。第４図Ｂのｃは比較器１の出
力、ｄ，ｅはシフトレジスタＱ１およびＱ２の出
力、ｆ，ｇはアンド回路６ａ，６ｂの出力を示
し、立上りパルスおよび立下りパルスが得られ立
上り立下りが判定されたことをしめす。すなわち
立上り立下りが検出されると第３図の真理表から
もわかるようにゲート６ａの出力OT１にパルス
が得られ、立下りが検出されるとゲート６ａの出
力OT２にパルスが得られる。この立上り立下り
検出パルスは３ａ，３ｂに印加される。
の関係を示し、データは第４図Ｂのｂの投影デー
タに対応する。第４図Ｂのa′はアドレスチエツク
パルス（CKの２分の１分周期）を示し（ｂ−１）
は立上りチエツク指定パルス、（ｂ−２）は立下
り指定パルスを示し、立上りおよび立下り指パル
スは画像の外枠の略中心のアドレス位置において
切り替えられる。第４図Ｂのｃは比較器１の出
力、ｄ，ｅはシフトレジスタＱ１およびＱ２の出
力、ｆ，ｇはアンド回路６ａ，６ｂの出力を示
し、立上りパルスおよび立下りパルスが得られ立
上り立下りが判定されたことをしめす。すなわち
立上り立下りが検出されると第３図の真理表から
もわかるようにゲート６ａの出力OT１にパルス
が得られ、立下りが検出されるとゲート６ａの出
力OT２にパルスが得られる。この立上り立下り
検出パルスは３ａ，３ｂに印加される。
ゲート３ａ，３ｂにおいて、アドレスチエツク
パルスは第４図Ｂのa′に示すようなCKの２分の
１分周期で連続してゲート３ａ，３ｂにチエツク
パルスとして供給される。したがつてゲート３
ａ，３ｂは検出結果信号OT１（またはOT２）
とチエツクパルスおよびチエツク指定の論理積を
とり指定チエツクの対象区間での正しいエツジ検
出パルスを出力する。この状態を第４図Ｂのｈ，
ｉに示す。
パルスは第４図Ｂのa′に示すようなCKの２分の
１分周期で連続してゲート３ａ，３ｂにチエツク
パルスとして供給される。したがつてゲート３
ａ，３ｂは検出結果信号OT１（またはOT２）
とチエツクパルスおよびチエツク指定の論理積を
とり指定チエツクの対象区間での正しいエツジ検
出パルスを出力する。この状態を第４図Ｂのｈ，
ｉに示す。
ゲート３ａおよび３ｂの出力OT１′およびOT
２′は指定チエツクの対象区間でのエツジ検出パ
ルスとして得られる。１本の信号ラインを監視し
てアドレスを取り込む手がかりとするためにゲー
ト７はそれぞれ得られた検出パルスの論理和
（OR）をとり立上り立下り（投影メモリ）アド
レスのラツチパルスとする。これを第４図Ｂにお
けるｉに示す。
２′は指定チエツクの対象区間でのエツジ検出パ
ルスとして得られる。１本の信号ラインを監視し
てアドレスを取り込む手がかりとするためにゲー
ト７はそれぞれ得られた検出パルスの論理和
（OR）をとり立上り立下り（投影メモリ）アド
レスのラツチパルスとする。これを第４図Ｂにお
けるｉに示す。
なお第２図の回路においてシフトレジスタ２は
動作初期においてクリヤ（イニシヤライズ）され
ておるべきことは勿論であり、ゲート回路３ａに
はアドレスラツチパルス、立上り指定パルスが、
ゲート回路３ｂにはアドレスラツチパルス、立下
り指定パルスが印加される。
動作初期においてクリヤ（イニシヤライズ）され
ておるべきことは勿論であり、ゲート回路３ａに
はアドレスラツチパルス、立上り指定パルスが、
ゲート回路３ｂにはアドレスラツチパルス、立下
り指定パルスが印加される。
(6) 発明の効果
以上詳細に説明したように本発明の回路は従来
のごとくソフトウエアによる複雑な処理が不要に
なるとともに認識処理時間を短縮できるのでIC
の製造検査等にあたりその効果は頗る大である。
のごとくソフトウエアによる複雑な処理が不要に
なるとともに認識処理時間を短縮できるのでIC
の製造検査等にあたりその効果は頗る大である。
第１図は撮像画像とその投影パターンとの相互
関係を示す図、第２図は本発明にかかる１実施例
を示すブロツク図、第３図は第２図の回路の動作
を説明するための真理値図、第４図Ａは本発明の
実施例の撮像画像とその投影パターンとの相互関
係を示す図、第４図Ｂは第２図の回路の動作を説
明する動作タイムチヤートを示す。 図において、１は比較器、２はシフトレジス
タ、３ａ，３ｂは立上り、立下り指定回路、４は
オア回路、５ａ，５ｂはインバータ、６ａ，６ｂ
はアンド回路、７はオア回路をそれぞれ示す。
関係を示す図、第２図は本発明にかかる１実施例
を示すブロツク図、第３図は第２図の回路の動作
を説明するための真理値図、第４図Ａは本発明の
実施例の撮像画像とその投影パターンとの相互関
係を示す図、第４図Ｂは第２図の回路の動作を説
明する動作タイムチヤートを示す。 図において、１は比較器、２はシフトレジス
タ、３ａ，３ｂは立上り、立下り指定回路、４は
オア回路、５ａ，５ｂはインバータ、６ａ，６ｂ
はアンド回路、７はオア回路をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ XY平面上に撮像した画像のエツジを検出す
る回路であつて、 XY平面上に撮像した画像をＸ軸（またはＹ
軸）上に投影して得た投影パターンデータを同期
信号クロツクによりメモリから読み出してこれを
規定スライスレベルと比較する比較器１と 該比較器１により比較された結果を前記同期信
号クロツクに同期させて順次シフトするシフトレ
ジスタ２と、 該シフトレジスタによりシフトされる前のデー
タとシフトされたデータの立上りまたは立下りの
時間差により立上り、または立下りを判定する立
上り立下り検出指定回路３ａ，３ｂと、 前記立上り立下り検出指定回路３ａ，３ｂの指
定検出による立上り立下りパルスによりラツチパ
ルスを出力して前記立上り、立下り時における前
記投影パターンのアドレスデータを一時格納する
立上り、立下りアドレスラツチパルスを出力する
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093049A JPS58210632A (ja) | 1982-06-02 | 1982-06-02 | パタ−ンエツジ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093049A JPS58210632A (ja) | 1982-06-02 | 1982-06-02 | パタ−ンエツジ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58210632A JPS58210632A (ja) | 1983-12-07 |
| JPH0316780B2 true JPH0316780B2 (ja) | 1991-03-06 |
Family
ID=14071649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093049A Granted JPS58210632A (ja) | 1982-06-02 | 1982-06-02 | パタ−ンエツジ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210632A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54102837A (en) * | 1978-01-28 | 1979-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Pattern check system |
-
1982
- 1982-06-02 JP JP57093049A patent/JPS58210632A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58210632A (ja) | 1983-12-07 |
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