JPH03170886A - 測定台からの試験開始割込み信号制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＣＰＵに１１１御されるＩＣテスタ木１本
と５本１本に接続される複数の測定台でＩＣを試験する
ＩＣテスタにおいて、測定台からの試験開始割込み信号
を制御する回路についてのものである。

［１１（来の技術］ 次に、測定台が２四の場合の従来技術による行１成図を
第４図により説明する． 第４図の１はＣＰＵ、１０はＩＣデスタの本体、１１と
１２は測定台である６ 測定台１１・１２は，それぞれ測定されるＩＣの各端子
と電気的に接続され、各ＩＣの測定データを本体１０に
送る． 本体１０はＣＰＬＩＩのプログラムで制御され、測定台
１１・１２からのデータで各ＩＣの良否を選別する。

ｉｔ！ＩＩ定台１１・１２から割込み１言号を本体１０
の制御部に送り、本体１０からＣＰＵ　１に割込みをか
けると、ｃｐｕｉから割込みのかかった測定台選択信号
が出て、単一測定台モードのときは、その測定台だけが
試験を実行する。

次に、第４図の試験開始割込み制御回路を第５図により
説明する． 第５図の２１と２２はＡＮＤゲー１・、２３と２４はＯ
Ｒゲー１・である。

１１Ａは測定台１１の割込み信号、１２Ａは測定台１２
の割込み信号、２０はマルチモード信号、２３Ａは測定
台１１の試験開始割込み信号、２４Ａは測定台１２の試
験開始割込み信号である．例えば、測定台１１から試験
開始割込み信号ｌＩＡがＩＱると，ＯＲゲート２３から
は測定台１１の試験開始割込み信号２３Ａが待機状態と
なり，ＯＲゲート２４からは測定白１２の試験開始割込
み信号２４Ａが待機状態となり、測定台１１・１２とも
同時に試験が開始される． 測定台１２側から、試験開始割込みがかつても同じよう
にして測定台１ｌ・１２の試験が開始される． ［発明が解決しようとする課題］ 測定台の台数が２台よりも増えると、マルチテス１・モ
ードのときにＱ　潤定台を同時マルヂテスト以外にも測
定台を幾つかのグループに分割し、各グループごとの試
験を実行させる必要性が出てきた。

ｂ゛ｔ来はさ！リ定台は最大２台までであり、マルチテ
ストモードとは、つまり２台同時試験を意味していた。

ところが、測定台が２台よりも増加すると、マルチモー
ドも何種類もの分割方法が考えられ、１ノ′（来の回路
の考えブノが通用しなくなる。

この発明は、任意の測定台から試験開始割込みをかけ、
試＠終了後はａ＋＋＋定台からの試験開始割込み盾号の
順に試験をしていくようにした試験開始割込み信号制御
回路の提供を目的とする。

１課題を解決するための手段］ この目的を達成するため，この発明では、ＣＰＵ１に制
御されるＩＣテスタ本体１０と、本体１０に接続される
廖数の測定台でＩＣを試験するＩＣテスタにおいて、Ｃ
ＰＵ１からのマルチテス１・モードのデータを入力とず
るＦ　Ｆ　２と，各測定台の試験開始割込み１言号をエ
ンコードするエンコ−ダ３と，ＦＦ２の出力データを下
位アドレスの入力とし、エンコーダ３の出力を上位アド
レスの入力とするＲＯＭ４とを備え、ＲＯＭ４の出力を
Ｐｒ測定台の試験開始割込み信号としで、ＣＰＵＩに送
る． 次に、この発明による測定台からの試験開始割込み信号
制御回路の栖戊を第１図により説明する．第１図の２以
ＦＦ、３はエンコーダ、４はＲＯＭである。

ＦＦ２はＣＰＬＪ　１からのマルチテストモードのデー
タを入力とし、エンコーダ３は測定台１１〜１３の試験
開始割込み信号をエンコードする．１”｛ＯＭ４はＦＦ
２の出力データを下位アドレスの入力とし、エンコーダ
３の出力を上位アドレスの入力とし、Ｒ　Ｏ　Ｍ　４の
出力を測定台１１〜１３の試験開始割込み信号として、
ＣＰＵ１に送る．［作用］ Ｒ　Ｏ　Ｍ　４の入力アドレスを第２図により説明する
。

第２図の２ＡはＦＦ２の出力信号であり、３Ａ？エンコ
ーダ３の出力である。

ＣＰＩＪＩからマルチテスＩ−モードのデータがＦＦ２
に格納さｉｔたとすると、ＦＦ２の出力信号２ＡはＲ　
Ｏ　Ｍ　４のアドレスの下位ビッ１・の入力となる， このときのＲＯＭ４の出力１言号４Ａは、正論理のとき
、すべてｒ■，となるように設定しておく。

したがって、試験開始割込みはどの測定台からも発生し
ない。

次に、例えば測定台１１から割込みをかけると、誠験開
始割込み信号をエンコードされた信号３Ａが１１０　Ｍ
　４にｌｊ−給され、ＲＯＭ４のアドレスが変１ヒする
。これにより、１１ｔ１定台１１がきまれるグループの
全測定台から割込み信号４Ａが出る．次に、測定台１１
が試験中に、測定台１２・１３から試験ｒｍＩｆｔ割込
み信号が出たときの状態を第３図により説明する． 第３図アは測定台１１からの試験開始割込み信号１１Ａ
の波形図であり、第３図イは測定台１１が試験を開始し
、試験が終了するまでの波形図である。

第３図ウは測定台１１が試験中に測定台１２から試験開
始割込み１言号１２Ａが出たときの波形図であり、第３
図工は測定台１１の試験が終了してから測定台１２の試
験が開始される波形図である．第３図オは測定台１１が
試験中に測定台１２の試＠開始割込み信号１２Ａよりも
遅れて、測定台ｌ３から試験開始割込み信号１３Ａが出
たときの波形図であり、第３図力は測定台１２の試験が
終了してから測定台１３の試験が開始される波形図であ
る． すなわち、測定台１１が試験中に、測定台１２から試験
開始割込み信号１２Ａが出ると，測定白１２は測定台ｌ
１の試験が終了するまで，待機状態となり、ｃｐｕｉに
割込み信号１２Ａがストツクされる． さらに、測定台１３から試験開始割込み信号１３Ａが出
ると、測定台１３も待機状態となり、割込みをかけた順
に測定台単位で試験が実行される． ［発明の効果］ この発明によれば、Ｃ　Ｐ　Ｕからのマルチテストモー
ドのデータをＦＦ入力とし，ＦＦ出力をＲ．ＯＭの下位
アドレスとし、各測定台の試験開始割込み信号をエンコ
ードしてＲ　Ｏ　Ｍの上位アドレスとしているので、各
測定台からの割込み信号Ｊｌｌｉに各測定台の試験を実
行することができる。

【図面の簡単な説明】

第１図はこの発明による測定台からの試験開始割込み信
号制御回路の槽戒図、第２図はＲＯＭ４の入力アドレス
説明図、第３図は測定台１１が試験中に、測定台１２・
１３から試験開始割込み信号が出たときの状態説明図、
第３図は測定台が２明の場合の従来技術による構成図、
第４図は第５図の試験開始割込み制御回路の構成図であ
る。 １・・・・・・ＣＰＵ、２・・・・・・ＦＦ、３・・・
・−・エンコーダ、４・・・・・・ＲＯＭ、■０・−・
・・・ＩＣテスタ本１本、■１〜１３・・・・・・測定
台。

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵ（１）に制御されるＩＣテスタ本体（１０）
   と、本体（１０）に接続される複数の測定台でＩＣを試
   験するＩＣテスタにおいて、 ＣＰＵ（１）からのマルチテストモードのデータを入力
   とするＦＦ（２）と、 各測定台の試験開始割込み信号をエンコードするエンコ
   ーダ（３）と、 ＦＦ（２）の出力データを下位アドレスの入力とし、エ
   ンコーダ（３）の出力を上位アドレスの入力とするＲＯ
   Ｍ（４）とを備え、 ＲＯＭ（４）の出力を各測定台の試験開始割込み信号と
   して、ＣＰＵ（１）に送ることを特徴とする測定台から
   の試験開始割込み信号制御回路。