JPH03177181A

JPH03177181A - ディジタルコンバーゼンス補正装置

Info

Publication number: JPH03177181A
Application number: JP31530089A
Authority: JP
Inventors: Mikiya Mizuno; 水野　幹也; Takao Kato; 隆夫加藤
Original assignee: Hitachi Ltd; Hitachi Video Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1989-12-06
Filing date: 1989-12-06
Publication date: 1991-08-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野）本発明は、投射形カラーテレビジョン受像機のディジタ
ルコンバーゼンス装置とコンバーゼンス補正調整時間の
削減方法に関する。〔従来の技術〕従来の装置は、特開昭５５−１６３９８３号公報に記載
のように、ｎ行ｍ列の調整のうちの代表調整点を選択す
ることにより、前記調整点のコンバーゼンス調整を行な
い、この調整データをメモリに記憶し、また、他の調整
点については、補正量を代表調整点から補正量を求める
係数を記憶する。これら代表調整点の補正データと係数
との乗算により得られる補正データをＤ／Ａ変換し、コ
ンバーゼンス・ヨークに印加することにより、精度の高
いコンバーゼンス調整が可能となる。〔発明が解決しようとする課題〕投射形カラーテレビジョンの大画面化に伴い。スクリーンの明るさを保つため、同一受像機を複数個用
いる多段積み構成をとり、明るさの確保を行っている。しかし、従来のディジタルコンバージェンス装置は、多
段積み構成をとった場合、コンバージェンス調整をそれ
ぞれ独立に行なわければならず多段積み構成とした時の
調整方法の点について配慮がされておらず、調整時間が
かかるという問題があった。本発明の目的は、受像機を多段積みする際のディジタル
コンバージェンス装置の構成と、調整時間の短縮方法を
提供することにある。〔課題を解決するための手段〕上記目的を達成するために、多段構成とする場合１回路
構成をメイン・コンバーゼンス回路とスレーブ・コンバ
ーゼンス回路としたものである。さらに、メイン・コンバーゼンス回路ｌが、スレーブ・
コンバーゼンス回路２，３を制御するために、メイン・
コンバーゼンス回路ｌとスレーブ・コンバーゼンス回路
２，３とを、スレーブ回路制御線２０で接続したもので
ある。さらに、メイン・コンバーゼンス回路１の補正データを
スレーブ・コンバーゼンス回路２．３に転送し、コンバ
ーゼンス調整時間を短縮するために、スレーブコンバー
ゼンス回路２，３のアドレス線選択回路１６．１８とデ
ータ線切替回路１５゜１７を介して、メイン・コンバー
ゼンス回路のデータ線とアドレス線を接続したものであ
る。〔作用〕メインコンバーゼンス回路１からスレーブ回路制御線１
７を介して出力されるスレーブ回路制御信号は、補正デ
ータを出力する際、イネーブルとなる。この時、データ
線切替回路１３．１５とアドレス線選択回路２１．２３
は、メインコンバーゼンス回路１のＣＰｕ４のデータ線
１９とアドレス線１８とをそれぞれ接続される様切り替
る。これによって、メインコンバーゼンス回路のメモリ
７の補正データは、スレーブコンバーゼンス回路２．３
のメモリ８，９に転送される。また、スレーブ回路制御線２０は、スレーブコンバーゼ
ンス回路２，３のＣＰｕ５，６と接続されておりデータ
転送時は、ＣＰｕ５，６は処理を停止する。データ転送
終了後、ＣＰｕ２ａ、３．は、処理を再開し、転送され
たデータの演算処理を行なう。

【実施例】

以下１本発明の一実施例を第１図及び第２図により説明
する。第１図において１は、メイン・コンバーゼンス回
路、４は、メインコンバーゼンス回路を制御するＣＰｕ
、７はコンバーゼンス補正量のディジタルデータ（補正
データ）を記憶するメモリである。１０は、メモリ７の
補正データをコンバーゼンスヨークに出力する出力回路
である。２．３は、スレーブ・コンバーゼンス回路を示し、５，
６はＣＰｕ、８．９はメモリ、１２は出力回路を示す。また１３．１５と１４．１６はそれぞれメイン・コンバ
ーゼンス回路とスレーブ・コンバーゼンス回路の間のデ
ータ線とアドレス線の接続を切り替える、データ線切替
回路とアドレス線選択回路を示す。第２図は、第１図の動作を説明するためのフローチャー
トである。まず始めに、２０１に示す様に、メインコンバーゼンス
回路ｌを用いてコンバーゼンス調整を行ない、補正デー
タをメモリ７に記憶する。メインコンバーゼンス回路のコンバーゼンス調整終了後
２０２の動作を開始する。つまり、ｃｐｕ４からスレー
ブ回路制御線１７を介し、イネーブル信号が出力される
。このとき、スレーブコンバーゼンス回路２，３のデー
タ線切替回路１３゜１５及びアドレス線選択回路１４．
１６は、メイン・コンバーゼンス回路１のデータ線１９
及びアドレス線１８と接続される様に、切り替わる（２
０３の処理）、またＣＰｕ５，６もイネーブル信号受信
後、処理を停止し、データ転送待機状態となる（２０４
）。次に、メインコンバーゼンス回路１のＣＰｕ４は、ＣＰ
ｕ５，６が停止した一定時間の後、データ転送を開始す
る（２０６）、データの転送は次の様に行なう、ＣＰｕ
４がデータを読み出し、このデータをスレーブコンバー
ゼンス回路２，３のメモリに書き込む、この動作を、デ
ータ数だけ繰り返すことにより転送を行なう。データ転送終了後、ＣＰｕ４は、スレーブ回路制御線を
介し、ディスニブル信号を出力し、スレーブ・コンバー
ゼンス回路のメモリ８，９は、ＣＰｕ４から切り離され
る（２０６）。この後、スレーブ・コンバーゼンス回路のＣＰｕ５，６
は処理動作を再開するａＣＰｕ５．６は予め入力されて
いた微係数を用いて、転送された補正データとの間で乗
算を行なう（２０７）。この演算処理により、スレーブ
・コンバーゼンス回路２，３に最適な補正データを得る
ことができる。補正データの演算処理の後、スレーブ・コンバーゼンス
回路２，３をそれぞれ、調整すれば、精度のよい調整が
でき、また時間も短縮できる。〔発明の効果〕本発明は以上説明したように構成されているので、コン
バーゼンス調整データを転送することが可能となり、調
整時間の短縮の効果がある。さらに、スレーブコンバーゼンス回路のＣＰｕが設定し
ておく係数との乗算が行なえることにより、精度のよい
補正データを得ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成図、第２図は、第１
図の動作を説明するフローチャートである。１・・・メイン・コンバーゼンス回路、　２・３・・・
スレーブ・コンバーゼンス回路、　４・５・６・・・Ｃ
Ｐｕ、　　　７・８・９・・・メモリ、１３・１５・・
・データ線切替回路、　　１４・１６・・・アドレス線
切替回路。篤閃第肉

Claims

【特許請求の範囲】１、ＣＰｕ（４）と前記ＣＰｕ（４）によって得られた
ディジタルデータを記憶するメモリ（７）と、前記メモ
リデータをコンバーゼンスヨークに出力する出力回路（
１０）と、ＣＰｕ（５，６）とメモリ（８，９）と、前記ＣＰｕ（
５，６）とメモリ（８，９）とを接続するデータ線切替
回路（１５，１７）及びアドレス線選択回路（１６，１
８）と出力回路（１１，１２）とからなる少なくとも１
つ以上のスレーブ・コンバーゼンス回路（２，３）と、
上記、メイン・コンバーゼンス回路（１）とスレーブ・
コンバーゼンス回路（２，３）とを、接続するアドレス
線（１８）とデータ線（１９）とスレーブ回路制御線（
１７）とを備えたことを特徴とするディジタル・コンバ
ーゼンス補正装置。