JPH03177976A - 論理シミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理シミュレータに関し、特に機能記述言語で
記述されたシミュレーションモデルの論理シミュレーシ
ョンをハードウェアで実現する機能レベルの論理シミュ
レータに関する。

〔従来の技術〕

従来、この種の論理シミュレータは、ソフトウェアで実
現されるものが主であり、最近ファームウェア／ハード
ウェアで実現されるものが出始めているが、それらはゲ
ートレベルに限定されていた。先行技術としては、例え
ば、以下のような文献がある。

＋１１　５ａｓａｋｉ、Ｔ　　ｅｔ　　ａｌ、、”ＡＭ
ｉｘｅｄ　　Ｌｅｖｅｌ　　Ｓｉｍｕｌａｔｏｒｆｏｒ
　　Ｌａｒｇｅ　　Ｄｉｇｉｔａｌ　　Ｓｙｓｔｅｍ　
　Ｌｏｇｉｃ　　Ｖｅｒｉｆｉｃａｔｉｏｎ１７ｔｈ　
　ＤＡ　　Ｃｏｎｆ、　　ｐｐ、６２６〜６３３（１９
８０）。

（２１”ＣＡＥ　　　５ｔａｔｉｏｎ’　　ｓ　　　ｓ
ｉｍｕｌａｔｏｒｓ　　　ｔａｃｋｌｅ　　　１　　　
ｍ１ｌｌｉ。

ｎ　　　ｇａｔｅｓ　　、Ｅｌｅｃｉｒｏｎ　　　Ｄｅ
ｓ、。

ｐｐ、２７９〜２８５　　（１９８３）（３１Ｇ、Ｆ、
Ｐｆ　１ｓｔｅｒ、　　”Ｔｈｅ　　Ｙ。

ｒｋｔｏｗｎ　　　Ｓｉｍｕｌａｔｉｏｎ　　Ｅｎｇｉ
ｎｅ：Ｉｎｔｒｏｄｕｃｔｉｏｎ　　、Ｐｒｏｃ。

１９ｔｈ　　ＤＡ　　Ｃｏｎｆ、、ｐｐ、５１〜５４（
１９８２）。

〔発明が解決しようとする課題〕

上述した従来の論理シミュレータは、ソフトウェアで実
現されていたので、論理シミュレーションの処理が各々
の記述文（機能演算子）のシーケンス処理となり、実行
時間がかかるという欠点がある。特に、大規模論理回路
を機能記述言語で記述した際の論理シミュレーションの
処理時間は膨大なものになる。

本発明の目的は、上述の点に鑑み、機能記述言語で記述
されたシミュレータモデルの論理シミュレーションをハ
ードウェアで実現し、しかも効率的なパイプライン処理
ができるようにして、論理シミュレーションの実行速度
を高速化するようにした論理シミュレータを提供するこ
とにある。

〔課題を解決するための手段〕

本発明の論理シミュレータは、機能記述言語で記述され
たシミュレーションモデルの論理シミュレーションを行
う機能レベルの論理シミュレータにおいて、記述文の入
力値を格納する入力値記憶手段と、記述文の識別子を格
納する記述文識別記憶手段と、論理シ旦ユレーンヨン時
に入力値が変化した記述文を識別するための情報を格納
する人力変化記述文識別記憶手段と、前記記述文識別記
憶手段からの記述文の識別子と前記入力値記憶手段から
の記述文の入力値とを受け付けて記述文の言語評価を行
い評価結果を返却する言語評価手段と、記述文の旧状態
での出力結果を格納する出力結果記憶手段と、この出力
結果記憶手段に格納された記述文の旧状態での出力結果
と前記言語評価手段による新たな評価結果とを比較して
変化信号を１つずつ順序付ける変化信号順序付は手段と
、この変化信号順序付は手段により順序付けられた変化
信号を評価結果とともに順次蓄積し要求に応じて出力す
る第１の緩衝手段と、記述文の接続先を格納する記述文
接続先記憶手段と、前記第１の緩衝手段の出力をもとに
前記記述文接続先記憶手段から読み出された記述文の接
続先を評価結果とともに順次蓄積し要求に応じて出力す
る第２の緩衝手段と、この第２の緩衝手段の出力を入力
して前記入力値記憶手段および前記入力変化記述文識別
記憶手段に設定する形で順次蓄積し要求に応じて出力す
る第３の１１街手段とを有する。

また、本発明の論理ソミュレークの言語評価手段は、前
記記述文識別記憶手段からの記述文の識別子および前記
入力値記憶手段からの記述文の入力値を順次蓄積し要求
に応じて出力する第４の緩衝手段と、記述文で記述され
るモデルを命令コード化された形で格納するモデル格納
用記憶手段と、このモデル格納用記ｔＱ手段に格納され
た命令コードを実行する演算手段と、記述文により記述
されたモデルがメモリやレジスタなどの場合に旧状前の
データを保存するデータ保存用記憶手段と、前記モデル
格納用記憶手段から読み出された命令コードの実行結果
である評価結果を順次蓄積し要求に応じて出力する第５
の緩衝手段と、マイクロプロゲラ旦ングで制御するルー
チンを格納するマイクロルーチン用記憶手段と、このマ
イクロルーチン用記憶手段から読み出したルーチンで前
記第４の緩衝手段、前記モデル格納用記憶手段、前記演
算手段、前記データ保存用記憶手段および前記第５の緩
衝手段を制御する制御手段とを有する。

〔作用〕

本発明の論理シミュレータでは、入力値記憶手段が記述
文の入力値を格納し、記述文識別記憶手段が記述文の識
別子を格納し、入力変化記述文識別記憶手段が論理シミ
ュレーション時に入力値が変化した記述文を識別するた
めの情報を格納し、言語評価手段が記述文識別記憶手段
からの記述文の識別子と入力値記憶手段からの記述文の
入力値とを受け付けて記述文の言語評価を行い評価結果
を返却し、出力結果記憶手段が記述文の旧状前での出力
結果を格納し、変化信号順序付は手段が出力結果記憶手
段に格納された記述文の旧状前での出力結果と言語評価
手段による新たな評価結果とを比較して変化信号を１つ
ずつ順序付け、第１の緩衝手段が変化信号順序付は手段
により順序付けられた変化信号を評価結果とともに順次
蓄積し要求に応じて出力し、記述文接続先記憶手段が記
述文の接続先を格納し、第２の緩衝手段が第１の緩衝手
段の出力をもとに記述文接続先記憶手段から読み出され
た記述文の接続先を評価結果とともに順次蓄積し要求に
応じて出力し、第３の緩衝手段が第２の緩衝手段の出力
を入力して入力値記憶手段および入力値変化記述文識別
記憶手段に設定する形で順次蓄積し要求に応じて出力す
る。

また、本発明の論理シミュレータの言語評価手段では、
第４の緩衝手段が記述文識別記憶手段からの記述文の識
別子および入力値記憶手段からの記述文の入力値を順次
蓄積し要求に応じて出力し、モデル格納用記憶手段が記
述文で記述されるモデルを命令コード化された形で格納
し、演算手段がモデル格納用記憶手段に格納された命令
コードを実行し、データ保存用記憶手段が記述文により
記述されたモデルがメモリやレジスタなどの場合に旧状
前のデータを保存し、第５の緩衝手段がモデル格納用記
憶手段から読み出された命令コードの実行結果である評
価結果を順次蓄積し要求に応じて出力し、マイクロルー
チン用記憶手段がマイクロプログラミングで制御するル
ーチンを格納し、制御手段がマイクロルーチン用記憶手
段から読み出したルーチンで第４の緩衝手段、モデル格
納用記憶手段、演算手段、データ保存用記憶手段および
第５の緩衝手段を制御する。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の一実施例に係る論理シミュレータを
示す構成図である。本実施例の論理シミュレータは、記
述文の入力値および入力値が変化した記述文を識別する
ための情報を入力値設定メモリ１０および入力変化記述
文識別メモリ３０に格納する形で順次蓄積し要求に応じ
て出力するＦＩＦＯ（Ｆｉｒｓｔ　　Ｉｎ　　Ｆｉｒｓ
ｔ　　Ｏｕｔ〉５と、記述文の入力値を格納する入力値
設定メモリ　（入力）１０と、記述文を識別するための
識別子を格納する記述文識別メモリ　（文識別）２０と
、入力値が変化した記述文を識別するための情報を格納
する入力変化記述文識別メモリ　（イベント）３０と、
記述文の識別子と記述文の入力値とを受け付けて記述文
の言語評価（シミュレーション）を行い評価結果を返却
する言語評価手段と、記述文の旧状前での出力結果を格
納する出力結果格納メモリ　（出力）５０と、評価結果
の変化信号を１つずつ順序付ける変化信号順序付は回路
（順序）６０と、変化信号順序付は回路６０により順序
付けられた変化信号を評価結果とともに順次蓄積し要求
に応じて出力するＦＩＦＯ６５と、記述文の接続先を格
納しＦＩＦＯ６５の出力をアクセスポイント　（アドレ
ス）として読み出される記述文接続先メモリ　（接続）
７０と、記述文接続先メモリ７０の出力を評価結果とと
もに順次Ｍ積し要求に応じて出力するＦＩＦＯ７５とか
ら構成されている。なお、符号８０〜８８は信号線を、
８９および９０はアドレスをそれぞれ示す。

言語評価手段は、記述文識別メモリ２０からの記述文の
識別子および入力値設定メモＩＪ　Ｉ　Ｏからの記述文
の入力値を順次蓄積し要求に応じて出力するＦＩＦＯ１
１０と、記述文の評価結果を順次蓄積し要求に応じて出
力するＦＩＦＯ１１５と、マイクロプログラミングの各
種の実行ルーチンが格納されたマイクロルーチン用メモ
リ　（Ｃ３）＋２０と、記述文により記述されたモデル
（機能演算子）がメモリやレジスタなどの場合に旧状前
のデータを保存するデータ保存用メモリ（ＤＭ）１３０
と、記述文で記述されるモデルを命令コード化された形
で格納するモデル格納用メモリ　ＮＭ）１４０と、記述
文の言語評価（シミュレーション）を実行する演算回路
（演算）１５０と、ＦＩＦｏｌｉｏから演算回路１５０
までの言語評価手段全体を制御する制御回路１６０とか
ら構成されている。なお、符号１．７０は各メモリや回
路へのデータバス、１８０はアドレスバス、１９０は制
御信号線をそれぞれ示す。

第２図は、論理回路をシミュレーションモデルとして機
能記述言語を使って記述した言語記述の一例を示す図で
あり、上位に言語記述の一部を、下位に言語記述が実行
される際に使用される命令コードを各記述文ごとに対比
して示している。記述文Ｉは、Ｂの０〜８ビツトとＣの
０〜８ビツトとを加算してＡの０〜８ビツトとして出力
する加算回路を記述する記述文であり、記述文■は、Ｆ
のＯ〜８ビットからＧの０〜８ビツトを減算してＰの０
〜８ビ、トとして出力する減算回路を記述する記述文で
ある。

第３図は、第２図に示した言語記述が本実施例の論理シ
ミュレータにおいて論理シミュレーションされる様子を
示す図である。

次に、このように構成された本実施例の論理シミュレー
タの動作について、第３図を参照しながら説明する。

論理シミュレーションの実行が始まる前に、論理シミュ
レータ内の各メモリには、必要なデータが格納されてい
るものとする。本例では、入力値設定メモリ１０には、
記述文ｌの入力値、すなわちＢ　（０＝８）の値’ＯＦ
’　　（値は１６進数を示す。以下同様〉およびＣ（０
＝８）の値“ＦＯ’と、記述文Ｈの入力値、すなわちＦ
　（０＝８）の値“ＯＦ”およびＧ（０＝８）の値′０
０′とが格納されている。記述文識別メモリ２０には、
記述文Ｉの識別子“２０’　および記述文■の識別子“
９０゛が格納されている。入力変化記述文識別メモリ３
０には、記述文の入力信号の変化が起こった箇所に′ｌ
“が立てられている。本例では、記述文ＩＯＣと記述文
■のＦとの箇所に１°が立っているものとする。出力結
果格納メモリ５０には、記述文Ｉおよび■の出力初！１
ＪＩ　（ａ、すなわちＦＣ’　および“ＯＥ’　が格納
されているものとする。記述文接続先メモリ７０には、
記述文ＩおよびＨの接続先が格納されているものとする
。通常、出力信号１ビツトに対して接続先として複数の
ビットが対応じているので、第３図中に示すように、出
力信号を丸付き数字（■等）で示し、その接続先を丸付
き数字と数字とをハイフンで結んで（■−１等）示す。

マイクロルーチン用メモリ１２０には、言語を評価する
のに必要な命令コードでなる各種のルーチンが格納され
ている。モデル格納用メモリ１４０には、記述文で記述
されるモデルが命令コード化された形で格納されている
ものとする。

論理シミュレーションの実行は、次のような順序で行わ
れる。

（１）　　論理シ’８ユレータの図示しない制御手段（
以下、この制御手段については特に言及しない）は、人
力変化記述文識別メモリ３０のアドレスｎで示される箇
所より値を取り出して、記述文の入力値に変化がないか
どうか（′ビが立っているかどうか）を調べる。同時に
、記述文識別メモリ２０および入力値設定メモリｌＯの
同一のアドレスｎで示される内容をＦＩＦＯＩＩＯに送
る。すなわち、アドレスがｎからｎ＋１へと進む間に、
記述文の識別子°２０°　と、記述文Ｉの入力値、すな
わちＢ　（０＝８＞の（直′ＯＦ°およびＣ（０＝８）
の値“ＦＯ”　　とがＦＩＦＯＩＩＯに格納される。

（２）人力変化記述文識別メモリ３０のアドレスｆｉ＋
１には“１°が立っているので、記述文Ｉは入力値Ｃが
変化したことが判り、制御回路１６０に対して記述文Ｉ
の言語評価の実行を指令する。

その後、ＰＩＦＯＩＩＯには、次の記述文■の識別子“
９０°　と、記述文■の入力値、すなわちＦ（０＝８）
の値“ＯＦ’　およびＧ　（０＝８）の値００゛　とを
送付する。この様子は、第４図に示されている。これに
より、記述文■以降に言語評価されるべき記述文ｎ等の
データがＦＩＦＯＩＩＯに順次蓄積される。

（２−１）　　言語評価の実行指令が制御回路１６０に
くると、マイクロルーチン用メモリ１２０に格納された
実行開始ルーチンが働いて、制御回路１６０は、ＦＩＦ
ＯＩＩＯから記述文■の識別子′２０°を取り出す。こ
の識別子“２０’　は、モデル格納用メモリ１４０の開
始アドレスとなる。

（２−２）　　次に、制御回路１６０は、この開始アド
レス　２０′をもとにモデル格納用メモリ１４０を読み
、命令コード“ＧＥＴ　　Ｂ　（０＝８）”を読み出す
。

（２−３）　　続いて、制御回路１６０は、この命令コ
ード“ＧＥＴ　　Ｂ　（０＝８）　　”を実行するマイ
クロルーチン用メモリ１２０のＧＥＴ実行ルーチンを読
む。

（２−４）　　このＧＥＴ実行ルーチンの実行に基づき
、制御回路１６０は、ＦＩＦＯＩＩＯから／ｉｉ算回路
１５０にＢ　（０＝８）の値“ＯＦ”　を読み造む。

（２−５）　　次に、制御回路１６０は、モデル格納用
メモリ１４０のアドレス“２０“を次のアドレスに移行
し、（２−２）〜（２−４）と同様な手順を経て、ＦＩ
ＦＯＩＩＯから演算回路１５０にＣ（０＝８）のイ直′
ＦＯ゛をＳ売み込む。

（２−６）　　続いて、制御回路１６０は、モデル格納
用メモリ１４０の次の命令コードが“ＡＤＤ”であるの
で、マイクロルーチン用メモリ１２０からのＡＤＤ実行
ルーチンを読み、このＡＤＤ実行ルーチンの実行に基づ
き、演算回路１５０で“Ｂ　（０＝８）、ＡＤＤ、Ｃ（
０＝８）　　”を実行させる。

（１７）　　モデル格納用メモリ１４０の次の命令コー
ドは“ＥＸＩＴ”であるため、評価結果の出力（格納）
を意味するので、制御回路１６０は、演算回路１５０で
の実行結果’ＦＦ’　を記述文Ｉの評価結果としてＦＩ
ＦＯ１１５に格納する。

記述文１の言語評価の処理が終わると、ＦＩＦＯＩＩＯ
より記述文■のデータが読み出され、同様に処理されて
、ＰＩＦＯ１１５に記述文■の評価結果“ＯＦ’が格納
される。

このように、言語評価手段は、ＦＩＦＯＩＩＯにある言
語評価すべき記述文のデータを順次読み出して、記述文
の評価結果をＦＩＦ○１１５に格納するので、処理待ち
の時間を非常に少なくできる。この様子は、第４図に示
されている。

＋３１　　Ｆ　Ｉ　Ｆ　Ｏ１１５に蓄積された記述文の
評価結果は、順次読み出され、出力結果格納メモリ５０
に格納された記述文の旧状態の出力結果と比較される。

記述文Ｉの評価結果は“ＦＦ’　で記述文の旧状態の出
力結果は’ＦＣ’　なので、下位２ピント■および■が
変化したことが判る。これらの変化ビットのおよび■は
、変化信号順序付は回路６０で下位ピントから１つずつ
評価結果を付加してＦＩＦＯ６５に格納される。また、
記述文Ｉの評価結果は、出力結果格納メモリ５０に出力
結果として格納される。

記述文Ｔの評価結果の処理が終わると、記述文■の評価
結果がＦＩＦＯ１１５より読み出され、同様の手続きを
経てＦ　［ＦＯ６５に変化ビットが評価結果とともに格
納される。

このように、緩衝手段としてＦＩＦＯ１１５および６５
を設けたことにより、出力結果格納メモリ５０および変
化信号順序付は回路６０の処理で待ち時間なく処理がで
きる。この様子は、第４図に示されている。

（４）次に、ＦＩＦＯ６５に蓄積された記述文Ｉの変化
ビット■および■をもとに記述文１の接続先を記述文接
続先メモリ７０で探す。通常、出力信号１ビツトに対し
て接続先として複数のビットが対応じているので、変化
ビットのおよび■に対するすべての接続先■−１，■−
２、■−■および■−２を探し、評価結果を付加してＦ
ＩＦＯ７５に順次Ｍ積する。

このように、１！衝手段としてＦＩＦＯ６５および７５
を持つことにより、記述文接続先メモリ７０のアクセス
を待ち時間なく実行できる。この様子は、第４図に示さ
れている。

＋５１ＦＩＦＯ７５にＭ積された接続先および評価結果
は、入力値設定メモリＩＯの入力値および入力変化記述
文識別メモＩＪ　３０の入力値が変化した記述文を識別
するための情報を書き換える形でＦＩＦＯ５に順次蓄積
される。ＦＩＦＯ５には、同機能の論理シミュレータが
複数台並列に接続されていた場合、Ｆ　［ＦＯ７５以外
のところからもネントワークなどを通して入力値等が送
られてくるので、ここに格納されると効率よく入力値設
定メモリ１０の更新および入力変化記述文識別メモ１Ｊ
３０の入力値が変化した記述文を識別するための情報の
更新を行うことができる。

このように、本実施例の論理シミュ１／−夕は、記述文
の言語評価（シミュレーション〉を行う言語評価手段を
設けるとともに、各待合せ部分に緩衝手段を設けたこと
により、論理シミュレーションを第４図に示すような効
率的なパイプライン処理で実行することができる。

〔発明の効果〕

以上説明したように本発明は、入力値記憶手段。

記述文識別記憶手段、入力変化記述文識別記憶手段、言
語評価手段、出力結果記憶手段、変化信号順序付は手段
、第１の緩衝手段、記述文接続先記憶手段、第２の緩衝
手段および第３の緩衝手段を設けたことにより、機能記
述言語で記述されたシミュレーションモデルの論理シミ
ュレーションをハードウェアで実現して、しかも効率的
なパイプライン処理で実行することができ、論理シミュ
レーションの実行速度を高速化できるという効果がある
。

また、本発明は、言語評価手段を、第４の緩衝手段、モ
デル格納用記憶手段、演算手段、データ保存用記憶手段
、第５の１１１ｉ手段、マイクロルーチン用記ｊｌ１手
段および制御手段で構成するようにしたことにより、言
語評価を論理シミュレーションの中で独立に実行するこ
とができ、論理シミュレーションの実行速度をさらに高
速化することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る論理シミュレータを示
す構成図、 第２図は本実施例の論理シミュレータに入力される言語
記述の例と記述文に対応する命令コードの例とを示す図
、 第３図は第２図に示した言語記述の論理シミュレーショ
ンの実行過程を示す図、 第４図は本実施例の論理シミュレータにおける各処理の
流れを示すタイミングチャートである。 図において、 ５・・・ＦＩＦＯ（第３の緩衝手段）、１０　　・　・ ２０　・　・ ３０　・ ５０　・　・ ６０　・　・ ６５　・　・ ７０　・　・ ７５　・　・ ８０〜８ ８９、９ １　１　０ １１５　　・ １２０　　・ １３０　　・ 入力値設定メモリ　（入力値記憶手段）、記述文識別メ
モリ　（記述文識別記憶手段）、 入力変化記述文識別メモリ　（入力変化記述文識別記憶
手段）、 出力結果格納メモリ　（出力結果記憶手段）、 変化信号順序付は回路（変化信号順序 付は手段）、 ＦＩＦＯ（第１の緩衝手段〉、 記述文接続先メモリ　（記述文接続先記憶手段）、 ＦＩＦＯ（第２の緩衝手段）、 ８・信号線、 ０・アドレス、 ＦＩＦＯ（第４の緩衝手段）、 ＦＩＦＯ（第５の緩衝手段）、 マイクロル−チン′用メモリ（マイクロルーチン用記惇
手段）、 データ保存用メモリ　Ｃデータ保存用記４０ ５０ ６０ ７０ ８０ ９０ 憶手段）、 ・モデル格納用メモリ　（モデル格納用記憶手段）、 ・演算回路（演算手段）、 ・制御回路（制御手段）、 ・データバス、 ・アドレスバス、 ・制御（３号線である。

Claims (2)

【特許請求の範囲】
1. （１）機能記述言語で記述されたシミュレーションモデ
   ルの論理シミュレーションを行う機能レベルの論理シミ
   ュレータにおいて、 記述文の入力値を格納する入力値記憶手段と、記述文の
   識別子を格納する記述文識別記憶手段と、 論理シミュレーション時に入力値が変化した記述文を識
   別するための情報を格納する入力変化記述文識別記憶手
   段と、 前記記述文識別記憶手段からの記述文の識別子と前記入
   力値記憶手段からの記述文の入力値とを受け付けて記述
   文の言語評価を行い評価結果を返却する言語評価手段と
   、 記述文の旧状態での出力結果を格納する出力結果記憶手
   段と、 この出力結果記憶手段に格納された記述文の旧状態での
   出力結果と前記言語評価手段による新たな評価結果とを
   比較して変化信号を１つずつ順序付ける変化信号順序付
   け手段と、 この変化信号順序付け手段により順序付けられた変化信
   号を評価結果とともに順次蓄積し要求に応じて出力する
   第１の緩衝手段と、 記述文の接続先を格納する記述文接続先記憶手段と、 前記第１の緩衝手段の出力をもとに前記記述文接続先記
   憶手段から読み出された記述文の接続先を評価結果とと
   もに順次蓄積し要求に応じて出力する第２の緩衝手段と
   、 この第２の緩衝手段の出力を入力して前記入力値記憶手
   段および前記入力変化記述文識別記憶手段に設定する形
   で順次蓄積し要求に応じて出力する第３の緩衝手段と を有することを特徴とする論理シミュレータ。
2. （２）前記言語評価手段が、 前記記述文識別記憶手段からの記述文の識別子および前
   記入力値記憶手段からの記述文の入力値を順次蓄積し要
   求に応じて出力する第４の緩衝手段と、 記述文で記述されるモデルを命令コード化された形で格
   納するモデル格納用記憶手段と、 このモデル格納用記憶手段に格納された命令コードを実
   行する演算手段と、 記述文により記述されたモデルがメモリやレジスタなど
   の場合に旧状態のデータを保存するデータ保存用記憶手
   段と、 前記モデル格納用記憶手段から読み出された命令コード
   の実行結果である評価結果を順次蓄積し要求に応じて出
   力する第５の緩衝手段と、 マイクロプログラミングで制御するルーチンを格納する
   マイクロルーチン用記憶手段と、 このマイクロルーチン用記憶手段から読み出したルーチ
   ンで前記第４の緩衝手段、前記モデル格納用記憶手段、
   前記演算手段、前記データ保存用記憶手段および前記第
   ５の緩衝手段を制御する制御手段と を有することを特徴とする請求項１記載の論理シミュレ
   ータ。