JPH0318018A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0318018A JPH0318018A JP15190189A JP15190189A JPH0318018A JP H0318018 A JPH0318018 A JP H0318018A JP 15190189 A JP15190189 A JP 15190189A JP 15190189 A JP15190189 A JP 15190189A JP H0318018 A JPH0318018 A JP H0318018A
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳ型トランジスタまたはＭ Ｉ Ｓ型ト
ランジスタを有する半導体装置の製造方法に関するもの
である。
ランジスタを有する半導体装置の製造方法に関するもの
である。
従来の技術
近年、半導体装置の微細化及び高集積化にともない、Ｍ
ＯＳ型トランジスタのゲート酸１ヒ膜の薄膜化が進めら
れている。それにともない、イオン注入工程でのチャー
ジアップによるゲート酸化膜の耐圧の劣化や、破壊が問
題となっている。
ＯＳ型トランジスタのゲート酸１ヒ膜の薄膜化が進めら
れている。それにともない、イオン注入工程でのチャー
ジアップによるゲート酸化膜の耐圧の劣化や、破壊が問
題となっている。
以下に従来のｎ−ｃｈ’ＭＯｓ型トランジスタを有する
半導体装置の製造方法について説明する。
半導体装置の製造方法について説明する。
第２図に示すように、シリコン基板１の主面上に熱酸化
によりゲート酸化膜２を形成し（ａ）、該ゲート酸化膜
上にＣＶＤ法により多結晶シリコン３を形成する（ｂ）
。その後、ドライエッチングにより多桔晶シリコン３及
びゲート酸化膜をパターンニングする（Ｃ）。次にイオ
ン注入によりＡｓ＋５等の不純物を注入することにより
ソース及びドレインとなるｎ十型拡散領域７を形成して
いる（ｄ）。このときイオンのドース量がＩ Ｘ １
０”ｃｍ ’以上になると、シリコン基板に正の電荷が
注入されて、チャージアップするために不純物のドーズ
量の均一性が悪くなるので、ドーズ量の均一性を向上さ
せるために正の電荷を中ｆ口する目的で２次電子６をシ
リコン基板１に照射している。又、ｎ一チャンネル型の
ＭＯＳ トランジスタのソース及びドレイン領域７の注
入を行う場合はゲート電極をマスクとしてセルファライ
ンでＡｓ＋を４０ｋｅＶ，５ Ｘ １ ０Ｉ５ｃｍ ”
以下のドーズ量で２次電子の電流は１．５ｍＡの条件で
行っていた。この場合は、イオン注入層の均一性の向上
と、ゲート酸化膜の破壊の防止の目的で２次電子を照射
していた。
によりゲート酸化膜２を形成し（ａ）、該ゲート酸化膜
上にＣＶＤ法により多結晶シリコン３を形成する（ｂ）
。その後、ドライエッチングにより多桔晶シリコン３及
びゲート酸化膜をパターンニングする（Ｃ）。次にイオ
ン注入によりＡｓ＋５等の不純物を注入することにより
ソース及びドレインとなるｎ十型拡散領域７を形成して
いる（ｄ）。このときイオンのドース量がＩ Ｘ １
０”ｃｍ ’以上になると、シリコン基板に正の電荷が
注入されて、チャージアップするために不純物のドーズ
量の均一性が悪くなるので、ドーズ量の均一性を向上さ
せるために正の電荷を中ｆ口する目的で２次電子６をシ
リコン基板１に照射している。又、ｎ一チャンネル型の
ＭＯＳ トランジスタのソース及びドレイン領域７の注
入を行う場合はゲート電極をマスクとしてセルファライ
ンでＡｓ＋を４０ｋｅＶ，５ Ｘ １ ０Ｉ５ｃｍ ”
以下のドーズ量で２次電子の電流は１．５ｍＡの条件で
行っていた。この場合は、イオン注入層の均一性の向上
と、ゲート酸化膜の破壊の防止の目的で２次電子を照射
していた。
発明が解決しようとする課題
しかしながら、このような製造方法では２次電子のエネ
ルギー分布がＯ〜１００ｅＶであるので、２次電子の照
射によりシリコン基板はマイナスの電位にチャージアッ
プすることになる。実際上は２次電子の電流値をコント
ロールすることではチャージアップを十分低いレベルま
で下げることは困難で、このチャージアップによってＭ
ＯＳトランジスタのゲート酸化膜が破壊されるという問
題点があった。
ルギー分布がＯ〜１００ｅＶであるので、２次電子の照
射によりシリコン基板はマイナスの電位にチャージアッ
プすることになる。実際上は２次電子の電流値をコント
ロールすることではチャージアップを十分低いレベルま
で下げることは困難で、このチャージアップによってＭ
ＯＳトランジスタのゲート酸化膜が破壊されるという問
題点があった。
課題を解決するための手段
この目的を達成するために本発明の半導体装置の製造方
法は、半導体基板の一主面上に絶縁膜を形成し、該絶縁
膜上に導電膜を形成した後、該絶縁膜及び該導電膜をパ
ターン形威し、該導電膜の一主面上にイオン注入を行い
、このとき正の電荷を中和するために該導電膜の一主面
上に電子を照射するとともに、半導体基板を保持するた
め試料台にバイアス電荷を印加することを特徴とする。
法は、半導体基板の一主面上に絶縁膜を形成し、該絶縁
膜上に導電膜を形成した後、該絶縁膜及び該導電膜をパ
ターン形威し、該導電膜の一主面上にイオン注入を行い
、このとき正の電荷を中和するために該導電膜の一主面
上に電子を照射するとともに、半導体基板を保持するた
め試料台にバイアス電荷を印加することを特徴とする。
作用
以上の製造方法により、イオン注入時の試料台の電位を
マイナスにバイアスすることによって、電子の注入は妨
げられることになり、シリコン基板に入射される正の電
荷の中和を容易にコントロールすることができる。
マイナスにバイアスすることによって、電子の注入は妨
げられることになり、シリコン基板に入射される正の電
荷の中和を容易にコントロールすることができる。
実施例
第１図は本発明の半導体装置の製造方法に於ける一実施
例を示す断面図である。
例を示す断面図である。
第１図はｎ−ｃｈ ＭＯＳ型トランジスタを有する半
導体装置の製造方法を示している。シリコン基板１の主
面上に熱酸化によりゲート酸化膜２を約２００Ａ形成し
（ａ）、該ゲート酸化膜上にＣＶＤ法によりゲート電極
となる第１の多結晶シリコン３を４０００Ａ形成する（
ｂ）。その後、ドライエッチングにより第１の多結晶シ
リコン及び酸化膜をパターンニングする（Ｃ）。そして
、イオン注入によりＡｓ”等の不純物を５０ｋｅＶで５
Ｘ １ ０ ”ｃｖａ−２注入することによりソース
又はドレインとなるｎ＋型拡散領域７（ｄ）を形成する
。このとき２次電子の電流値１ ５ｍＡは、試料台への
バイアス電圧を−５〜−１５ｖにコントロールすること
によって過剰な電子によるチャージアップを押さえるこ
とができる。試料台へのバイアス電圧がＯｖのときＭＯ
Ｓトランジスタの電極と基板間に印加される電位差は約
１５Ｖであるのでバイアス電圧を−５〜−１５Ｖにする
ことによりゲート酸化膜に印加される電圧は１０Ｖ以下
になり、ＭＯＳトランジスタのゲート酸化膜の破壊は、
面積１０ｗＩＩＩ＋２，酸化膜圧２００Ａの場合でもほ
とんどなくなる。
導体装置の製造方法を示している。シリコン基板１の主
面上に熱酸化によりゲート酸化膜２を約２００Ａ形成し
（ａ）、該ゲート酸化膜上にＣＶＤ法によりゲート電極
となる第１の多結晶シリコン３を４０００Ａ形成する（
ｂ）。その後、ドライエッチングにより第１の多結晶シ
リコン及び酸化膜をパターンニングする（Ｃ）。そして
、イオン注入によりＡｓ”等の不純物を５０ｋｅＶで５
Ｘ １ ０ ”ｃｖａ−２注入することによりソース
又はドレインとなるｎ＋型拡散領域７（ｄ）を形成する
。このとき２次電子の電流値１ ５ｍＡは、試料台への
バイアス電圧を−５〜−１５ｖにコントロールすること
によって過剰な電子によるチャージアップを押さえるこ
とができる。試料台へのバイアス電圧がＯｖのときＭＯ
Ｓトランジスタの電極と基板間に印加される電位差は約
１５Ｖであるのでバイアス電圧を−５〜−１５Ｖにする
ことによりゲート酸化膜に印加される電圧は１０Ｖ以下
になり、ＭＯＳトランジスタのゲート酸化膜の破壊は、
面積１０ｗＩＩＩ＋２，酸化膜圧２００Ａの場合でもほ
とんどなくなる。
又、ｐ−ｃｈ ＭＯＳ型トランジスタを有する半導体
装置も上記イオン注入工程でＡｓ＋の代わりにＢ十又は
ＢＦ２＋を注入することにより同様に形成することがで
きる。
装置も上記イオン注入工程でＡｓ＋の代わりにＢ十又は
ＢＦ２＋を注入することにより同様に形成することがで
きる。
発明の効果
本発明による半導体装置の製造方法を用いれば、イオン
注入工程でシリコン基板とゲート電極の多結晶シリコン
との間に電位差が生じないので、ゲート酸化膜の耐圧の
劣化や、破壊が起こるのを防ぐことができる。
注入工程でシリコン基板とゲート電極の多結晶シリコン
との間に電位差が生じないので、ゲート酸化膜の耐圧の
劣化や、破壊が起こるのを防ぐことができる。
第１図は本発明の第１の実施例にががる半導体装置の製
造方法を示す断面図、第２図は従来の半導体装置の製造
方法を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・多結晶シリコン、４・・・・・・
試料台、５・・・・・・砒素、６・・・・・・２次電子
、７・・・・・・拡散層領域、８・・・・・・バイアス
電源。
造方法を示す断面図、第２図は従来の半導体装置の製造
方法を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・多結晶シリコン、４・・・・・・
試料台、５・・・・・・砒素、６・・・・・・２次電子
、７・・・・・・拡散層領域、８・・・・・・バイアス
電源。
Claims (1)
- 半導体基板の一主面上に絶縁膜を形成する工程と、該絶
縁膜上に導電膜を形成する工程と、該絶縁膜及び該導電
膜をパターン形成する工程と、該導電膜の一主面上にイ
オン注入を行う工程と、該イオン注入工程で正の電荷を
中和するために該導電膜の一主面上に電子を照射する工
程と、該イオン注入工程で半導体基板を保持するため試
料台にバイアス電荷を印加する工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15190189A JPH0318018A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15190189A JPH0318018A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318018A true JPH0318018A (ja) | 1991-01-25 |
Family
ID=15528669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15190189A Pending JPH0318018A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318018A (ja) |
-
1989
- 1989-06-14 JP JP15190189A patent/JPH0318018A/ja active Pending
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