JPH0336722A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0336722A JPH0336722A JP17239989A JP17239989A JPH0336722A JP H0336722 A JPH0336722 A JP H0336722A JP 17239989 A JP17239989 A JP 17239989A JP 17239989 A JP17239989 A JP 17239989A JP H0336722 A JPH0336722 A JP H0336722A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
（１）
本発明は、ＭＩＳ型トランジスタまたはＭＯ３型トラン
ジスタを有する半導体装置の製造方法に関するものであ
る。
ジスタを有する半導体装置の製造方法に関するものであ
る。
従来の技術
近年、半導体装置の微細化および高集積化にともない、
ＭＯ３型トランジスタのゲート酸化膜の薄膜化が進めら
れている。それにともない、イオン注入工程でのチャー
ジアップによるゲート酸化膜の耐圧の劣化や、破壊が問
題となっている。
ＭＯ３型トランジスタのゲート酸化膜の薄膜化が進めら
れている。それにともない、イオン注入工程でのチャー
ジアップによるゲート酸化膜の耐圧の劣化や、破壊が問
題となっている。
以下に、従来のｎ−チャネル型（ｎ−ａｈ）ＭＯ８型ト
ランジスタを有する半導体装置の製造方法について、第
２図（ａ）〜（ｇ）の工程順断面図により、説明する。
ランジスタを有する半導体装置の製造方法について、第
２図（ａ）〜（ｇ）の工程順断面図により、説明する。
第２図（ａ） 、 （ｂ）に示すように、シリコン基板
１の主面上に熱酸化によりゲート酸化膜２を約２００Ａ
形威し、このゲート酸化膜上に、第２図（Ｃ）のように
、ＣＶＤ法により多結晶シリコン３を約４００ＯＡ形成
する。
１の主面上に熱酸化によりゲート酸化膜２を約２００Ａ
形威し、このゲート酸化膜上に、第２図（Ｃ）のように
、ＣＶＤ法により多結晶シリコン３を約４００ＯＡ形成
する。
その後、第２図（ｄ）のように、ドライエツチングによ
り多結晶シリコン３およびゲート酸化膜２をパターンニ
ングする。
り多結晶シリコン３およびゲート酸化膜２をパターンニ
ングする。
次に、第２図（ｅ）のように、ホトレジスト４を約１．
２μｍパターンニングした後、イオン注入によりＡｓ十
等の不純物を、２０ｋｅｖ。
２μｍパターンニングした後、イオン注入によりＡｓ十
等の不純物を、２０ｋｅｖ。
５ Ｘ １０”−”ｃｍ−”で注入することにより、第
２図（ｆ）のようにソースおよびドレインとなるｎ生型
拡散領域５ａ、５ｂを形成し、最終的に、第２図（ｇ）
のように、アッシング、硫化水洗浄等によりホトレジス
トを除去する。
２図（ｆ）のようにソースおよびドレインとなるｎ生型
拡散領域５ａ、５ｂを形成し、最終的に、第２図（ｇ）
のように、アッシング、硫化水洗浄等によりホトレジス
トを除去する。
発明が解決しようとする課題
しかしながら、前記したｎ−ｃｈ ＭＯ８型トランジ
スタを有する半導体装置の製造方法では、イオン注入工
程でゲート電極にチャージアップが起こり、ゲート酸化
膜上の多結晶シリコンとシリコン基板との間に電位差が
発生する。このため、ゲート酸化膜がイオン注入工程で
耐圧の劣化を起こしたり、あるいは破壊されるという問
題を有していた。
スタを有する半導体装置の製造方法では、イオン注入工
程でゲート電極にチャージアップが起こり、ゲート酸化
膜上の多結晶シリコンとシリコン基板との間に電位差が
発生する。このため、ゲート酸化膜がイオン注入工程で
耐圧の劣化を起こしたり、あるいは破壊されるという問
題を有していた。
本発明は、上記従来の課題を解決するもので、イオン注
入工程でゲート酸化膜の耐圧劣化あるいは破壊を起こさ
ない半導体の製造方法を提供することを目的とする。
入工程でゲート酸化膜の耐圧劣化あるいは破壊を起こさ
ない半導体の製造方法を提供することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明の半導体装置の製造
方法は、半導体基板の一主面上に絶縁膜を形成する工程
と、この絶縁膜上に第１の導電膜を形成する工程と、こ
の絶縁膜および上記第１の導電膜を工°ツチングにより
パターンニングする工程と、上記半導体基板の主面上お
よび裏面上に導電性のレジストを形成する工程と、上記
半導体基板の主面上にホトレジストをパターンニングす
る工程と、上記第１の導電膜の一主面上にイオン注入を
行う工程と、上記導電性のレジストおよび上記ホトレジ
ストを除去する工程とから構成されている。
方法は、半導体基板の一主面上に絶縁膜を形成する工程
と、この絶縁膜上に第１の導電膜を形成する工程と、こ
の絶縁膜および上記第１の導電膜を工°ツチングにより
パターンニングする工程と、上記半導体基板の主面上お
よび裏面上に導電性のレジストを形成する工程と、上記
半導体基板の主面上にホトレジストをパターンニングす
る工程と、上記第１の導電膜の一主面上にイオン注入を
行う工程と、上記導電性のレジストおよび上記ホトレジ
ストを除去する工程とから構成されている。
これにより、イオン注入工程でゲート酸化膜上の多結晶
シリコンとシリコン基板との間の電位差の発生を防いで
、ゲート酸化膜の耐圧の劣化や破壊が起こらなくなる。
シリコンとシリコン基板との間の電位差の発生を防いで
、ゲート酸化膜の耐圧の劣化や破壊が起こらなくなる。
作用
本発明によると、イオン注入工程でゲート電極がチャー
ジアップ発生せず、そのため、ゲート電極とシリコン基
板との間に電位差が発生しなくなり、ゲート酸化膜の耐
圧劣化や破壊をなくすことができる。
ジアップ発生せず、そのため、ゲート電極とシリコン基
板との間に電位差が発生しなくなり、ゲート酸化膜の耐
圧劣化や破壊をなくすことができる。
実施例
第１図（ａ） 〜（ｈ）は本発明実施例ｎ−ａｈ Ｍ
Ｏ８型トランジスタを有する半導体装置の製造方法を示
す工程順断面図である。
Ｏ８型トランジスタを有する半導体装置の製造方法を示
す工程順断面図である。
第１図（ａ） 、 （ｂ）のように、シリコン基板１の
主面上に熱酸化によりゲート酸化膜２を約２００Ａ形成
し、このゲート酸化膜上に、第１図（Ｃ）のように、Ｃ
ＶＤ法によりゲート電極となる第１の多結晶シリコン３
を４００ＯＡ形成する。その後、第１図（ｄ）のように
、ドライエツチングにより第１の多結晶シリコンおよび
ゲート酸化膜をパターンニングする。
主面上に熱酸化によりゲート酸化膜２を約２００Ａ形成
し、このゲート酸化膜上に、第１図（Ｃ）のように、Ｃ
ＶＤ法によりゲート電極となる第１の多結晶シリコン３
を４００ＯＡ形成する。その後、第１図（ｄ）のように
、ドライエツチングにより第１の多結晶シリコンおよび
ゲート酸化膜をパターンニングする。
次に第１図（ｅ）のように、導電性のレジスト６をスピ
ン塗布により、半導体基板の主面上及び裏面上に約２０
０Ａ形成する。そして、第１図（Ｄのように、ホトレジ
スト４をこの半導体基板の主面上に約１．２μｍパター
ンニングする。
ン塗布により、半導体基板の主面上及び裏面上に約２０
０Ａ形成する。そして、第１図（Ｄのように、ホトレジ
スト４をこの半導体基板の主面上に約１．２μｍパター
ンニングする。
ついで、第１図（ｇ）のようにイオン注入により、Ａｓ
十等の不純物を２０ｋ ｅ ｖ、 ５Ｘ １０ＩＳｃｍ
−’で注入することにより、ソースまたはドレインとな
るｎ生型拡散領域５ａ、５ｂを形成した後、最終的には
、アッシング、硫化水洗浄等により導電性レジスト６お
よびホトレジスト４を除去し第１同（ωのｎ−ｃｈ
ＭＯ８型トランジスタを形成している。また、ｐ−ｃｈ
ＭＯ８型トランジスタを有する半導体装置も上記イ
オン注入工程でＡｓ十の代わりにＢ＋またはＢＦ２＋を
注入することにより同様に形成することができる。
十等の不純物を２０ｋ ｅ ｖ、 ５Ｘ １０ＩＳｃｍ
−’で注入することにより、ソースまたはドレインとな
るｎ生型拡散領域５ａ、５ｂを形成した後、最終的には
、アッシング、硫化水洗浄等により導電性レジスト６お
よびホトレジスト４を除去し第１同（ωのｎ−ｃｈ
ＭＯ８型トランジスタを形成している。また、ｐ−ｃｈ
ＭＯ８型トランジスタを有する半導体装置も上記イ
オン注入工程でＡｓ十の代わりにＢ＋またはＢＦ２＋を
注入することにより同様に形成することができる。
発明の効果
本発明による半導体装置の製造方法を用いれば、イオン
注入工程でシリコン基板とゲート電極の多結晶シリコン
との間に電位差が生じないので、ゲート酸化膜の耐圧の
劣化や、破壊が起こるのを防ぐことができる。
注入工程でシリコン基板とゲート電極の多結晶シリコン
との間に電位差が生じないので、ゲート酸化膜の耐圧の
劣化や、破壊が起こるのを防ぐことができる。
第１図（ａ）〜（荀°は本発明の実施例半導体の製造方
法を示す工程順断面図、第２図（ａ）〜（ｇ）は従来の
半導体装置の製造方法を示す工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ゲート電極となる第１の多結晶シ
リコン、４・・・・・・ホトレジスト、５ａ、５ｂ・・
・・・・ソース又はドレインとなるｎ生型拡散層領域、
６・・・・・・導電性レジスト。
法を示す工程順断面図、第２図（ａ）〜（ｇ）は従来の
半導体装置の製造方法を示す工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ゲート電極となる第１の多結晶シ
リコン、４・・・・・・ホトレジスト、５ａ、５ｂ・・
・・・・ソース又はドレインとなるｎ生型拡散層領域、
６・・・・・・導電性レジスト。
Claims (2)
- （１）半導体基板の一主面上に絶縁膜を形成する工程と
、前記絶縁膜上に第１の導電膜を形成する工程と、前記
絶縁膜および前記第１の導電膜をパターンニングする工
程と、前記半導体基板の一主面上および前記半導体基板
の裏面上に第２の導電膜を形成する工程と、一主面上に
ホトレジストをパターンニングする工程と、前記第２の
導電膜の一主面上にイオン注入を行う工程と、前記ホト
レジストおよび前記第２の導電膜を除去する工程を有す
ることを特徴とする半導体装置の製造方法。 - （２）第２の導電膜が導電性レジストであることを特徴
とする請求項（１）記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17239989A JPH0336722A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17239989A JPH0336722A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336722A true JPH0336722A (ja) | 1991-02-18 |
Family
ID=15941223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17239989A Pending JPH0336722A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336722A (ja) |
-
1989
- 1989-07-04 JP JP17239989A patent/JPH0336722A/ja active Pending
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